FPGA中的冒險(xiǎn)現(xiàn)象,降低fpga的穩(wěn)定性和功耗
標(biāo)簽： FPGA fpga 穩(wěn)定性 功耗
上傳時(shí)間： 2013-08-23
上傳用戶：qq10538412
關(guān)于FPGA功耗的相關(guān)論文，想深入FPGA的朋友可以看看！
上傳時(shí)間： 2013-08-30
上傳用戶：acwme
FPGA設(shè)計(jì)中常要考慮降低功耗，其中介紹了一些很實(shí)用的辦法。
上傳時(shí)間： 2013-09-01
上傳用戶：yqs138168
15.2 已經(jīng)加入了有關(guān)貫孔及銲點(diǎn)的Z軸延遲計(jì)算功能. 先開啟 Setup - Constraints - Electrical constraint sets 下的 DRC 選項(xiàng). 點(diǎn)選 Electrical Constraints dialog box 下 Options 頁面 勾選 Z-Axis delay欄.
上傳時(shí)間： 2013-10-08
上傳用戶：王慶才
genesis9.0算號(hào)器提供genesis算號(hào)器使用視頻。安裝文件一定要放在小寫英文路徑下，中文不行，有大寫字母的英文也不行。1.算號(hào)器的只是算gnd的號(hào)，要算get的號(hào)，需要參考算號(hào)器的步驟。注意選擇破解有效時(shí)間。2.7天過期，30天過期，永不過期等。注意要用自己機(jī)器識(shí)別號(hào)去算，在get運(yùn)行彈出來的序號(hào)對(duì)話框里，有機(jī)器識(shí)別號(hào)。3.安裝完成，啟動(dòng)時(shí)，填寫進(jìn)入用戶名和密碼時(shí)，一定不能用鼠標(biāo)。直接用回車鍵，否則失效。密碼框內(nèi)的密碼不可見，輸完直接回車，即可進(jìn)入genesis界面。
標(biāo)簽： genesis 9.0 算號(hào)器 視頻
上傳時(shí)間： 2014-12-23
上傳用戶：swaylong
基于CSMC的0.5 μmCMOS工藝，設(shè)計(jì)了一個(gè)高增益、低功耗、恒跨導(dǎo)軌到軌CMOS運(yùn)算放大器，采用最大電流選擇電路作為輸入級(jí)，AB類結(jié)構(gòu)作為輸出級(jí)。通過cadence仿真，其輸入輸出均能達(dá)到軌到軌，整個(gè)電路工作在3 V電源電壓下，靜態(tài)功耗僅為0.206 mW，驅(qū)動(dòng)10pF的容性負(fù)載時(shí)，增益高達(dá)100.4 dB，單位增益帶寬約為4.2 MHz，相位裕度為63°。
上傳時(shí)間： 2013-11-04
上傳用戶：xlcky
先進(jìn)的系統(tǒng)架構(gòu)和集成電路設(shè)計(jì)技術(shù)，使得模數(shù)轉(zhuǎn)換器 (ADC) 制造商得以開發(fā)出更高速率和分辨率，更低功耗的產(chǎn)品。這樣，當(dāng)設(shè)計(jì)下一代的系統(tǒng)時(shí)，ADC設(shè)計(jì)人員已經(jīng)簡(jiǎn)化了很多系統(tǒng)平臺(tái)的開發(fā)。例如，同時(shí)提高ADC采樣率和分辨率可簡(jiǎn)化多載波、多標(biāo)準(zhǔn)軟件無線電系統(tǒng)的設(shè)計(jì)。這些軟件無線電系統(tǒng)需要具有數(shù)字采樣非常寬頻范圍，高動(dòng)態(tài)范圍的信號(hào)的能力，以同步接收遠(yuǎn)、近端發(fā)射機(jī)的多種調(diào)制方式的高頻信號(hào)。同樣，先進(jìn)的雷達(dá)系統(tǒng)也需要提高ADC采樣率和分辨率，以改善靈敏度和精度。在滿足了很多應(yīng)用的具體需求，ADC的主要性能有了很大的提高的同時(shí)，ADC的功耗也有數(shù)量級(jí)的下降，進(jìn)一步簡(jiǎn)化了系統(tǒng)散熱設(shè)計(jì)和更小尺寸產(chǎn)品的設(shè)計(jì)。
標(biāo)簽： FemtoCharge ADC 高分辨率 低功耗
上傳時(shí)間： 2013-10-22
上傳用戶：meiguiweishi
TLV5616 12 位 3微秒 DAC 串行輸入可編程設(shè)置時(shí)間 功耗
上傳時(shí)間： 2013-11-02
上傳用戶：xinyuzhiqiwuwu
提出了一種應(yīng)用于CSTN-LCD系統(tǒng)中低功耗、高轉(zhuǎn)換速率的跟隨器的實(shí)現(xiàn)方案。基于GSMC±9V的0.18 μm CMOS高壓工藝SPICE模型的仿真結(jié)果表明，在典型的轉(zhuǎn)角下，打開2個(gè)輔助模塊時(shí)，靜態(tài)功耗約為35 μA；關(guān)掉輔助模塊時(shí)，主放大器的靜態(tài)功耗為24 μA。有外接1 μF的大電容時(shí)，屏幕上的充放電時(shí)間為10 μs；沒有外接1μF的大電容時(shí)，屏幕上的充放電時(shí)間為13μs。驗(yàn)證表明，該跟隨器能滿足CSTN-LCD系統(tǒng)低功耗、高轉(zhuǎn)換速率性能要求。
上傳時(shí)間： 2013-11-18
上傳用戶：kxyw404582151
摘要: 介紹了時(shí)鐘分相技術(shù)并討論了時(shí)鐘分相技術(shù)在高速數(shù)字電路設(shè)計(jì)中的作用。 關(guān)鍵詞: 時(shí)鐘分相技術(shù); 應(yīng)用 中圖分類號(hào): TN 79 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào): 025820934 (2000) 0620437203 時(shí)鐘是高速數(shù)字電路設(shè)計(jì)的關(guān)鍵技術(shù)之一, 系統(tǒng)時(shí)鐘的性能好壞, 直接影響了整個(gè)電路的 性能。尤其現(xiàn)代電子系統(tǒng)對(duì)性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時(shí)鐘設(shè)計(jì)上面。但隨著系統(tǒng)時(shí)鐘頻率的升高。我們的系統(tǒng)設(shè)計(jì)將面臨一系列的問 題。 1) 時(shí)鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時(shí)鐘對(duì)電路板的設(shè)計(jì)提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號(hào)的匹配上有更多的考慮。 3) 在系統(tǒng)時(shí)鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個(gè)系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對(duì)系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時(shí)鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計(jì)中對(duì)高頻時(shí)鐘信號(hào)的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號(hào)的成分, 這里介紹一種很好的解決方法, 即利用時(shí)鐘分相技術(shù), 以低頻的時(shí)鐘實(shí)現(xiàn)高頻的處 理。 1 時(shí)鐘分相技術(shù) 我們知道, 時(shí)鐘信號(hào)的一個(gè)周期按相位來分, 可以分為360°。所謂時(shí)鐘分相技術(shù), 就是把 時(shí)鐘周期的多個(gè)相位都加以利用, 以達(dá)到更高的時(shí)間分辨。在通常的設(shè)計(jì)中, 我們只用到時(shí)鐘 的上升沿(0 相位) , 如果把時(shí)鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時(shí)間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時(shí)鐘分為4 個(gè)相位(0°、90°、180°和270°) , 系統(tǒng)的時(shí)間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時(shí)來達(dá)到時(shí)鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時(shí)間偏移(Skew ) 和抖動(dòng) (J itters) 比較大, 無法實(shí)現(xiàn)高精度的時(shí)間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時(shí)鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時(shí)鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們?cè)谶@方面作了一些嘗試性的工作: 要獲得 良好的時(shí)間性能, 必須確保分相時(shí)鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計(jì)中, 通常用一個(gè)低頻、高精度的 晶體作為時(shí)鐘源, 將這個(gè)低頻時(shí)鐘通過一個(gè)鎖相環(huán)(PLL ) , 獲得一個(gè)較高頻率的、比較純凈的時(shí)鐘, 對(duì)這個(gè)時(shí)鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動(dòng)的分 相時(shí)鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時(shí)鐘分為4 個(gè)相位 數(shù)據(jù), 與其同步的時(shí)鐘信號(hào)并不傳輸。 但本地接收到數(shù)據(jù)時(shí), 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時(shí)鐘, 即要獲取與數(shù) 據(jù)同步的時(shí)鐘信號(hào)。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個(gè)bit 占有14. 7ns 的寬度, 在每個(gè)數(shù)據(jù) 幀的開頭有一個(gè)用于同步檢測(cè)的頭部信息。我們要找到與它同步性好的時(shí)鐘信號(hào), 一般時(shí)間 分辨應(yīng)該達(dá)到1ö4 的時(shí)鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時(shí)鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對(duì)整個(gè)系統(tǒng)設(shè)計(jì)帶來很多的困擾。 我們?cè)谶@里使用鎖相環(huán)和時(shí)鐘分相技術(shù), 將一個(gè)16MHz 晶振作為時(shí)鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時(shí)鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個(gè)相位, 如圖3 所示。 我們只要從4 個(gè)相位的68MHz 時(shí)鐘中選擇出與數(shù)據(jù)同步性最好的一個(gè)。選擇的依據(jù)是: 在每個(gè)數(shù)據(jù)幀的頭部(HEAD) 都有一個(gè)8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個(gè)相位的時(shí)鐘去鎖存數(shù)據(jù), 如果經(jīng)某個(gè)時(shí)鐘鎖存后的數(shù)據(jù)在這個(gè)指定位置最先檢測(cè)出這 個(gè)KWD, 就認(rèn)為下一相位的時(shí)鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個(gè)判別原理, 我們?cè)O(shè)計(jì)了圖4 所示的時(shí)鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時(shí)鐘: 用這4 個(gè) 時(shí)鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時(shí)鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對(duì)68MHz 的時(shí)鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時(shí)鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價(jià)格昂貴, 而且系統(tǒng)設(shè)計(jì) 難度很高。以前就有人考慮使用多個(gè)低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時(shí)鐘分相, 用以替代高速的ADC, 但由 于時(shí)鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時(shí)鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(dòng)(Aperture J itters) , 無法達(dá)到很 好的時(shí)間分辨。 現(xiàn)在使用時(shí)鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時(shí)鐘分別作為ADC 的 轉(zhuǎn)換時(shí)鐘, 對(duì)模擬信號(hào)進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號(hào)經(jīng)過 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲(chǔ)器(M EM )。各個(gè) 采集通道采集的是同一信號(hào), 不過采樣 點(diǎn)依次相差90°相位。通過存儲(chǔ)器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時(shí)鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時(shí)鐘分相技術(shù), 可以有效地用低頻時(shí)鐘實(shí)現(xiàn)相當(dāng)于高頻時(shí)鐘的時(shí)間性能, 并 避免了高速數(shù)字電路設(shè)計(jì)中一些問題, 降低了系統(tǒng)設(shè)計(jì)的難度。
標(biāo)簽： 時(shí)鐘 分相 技術(shù)應(yīng)用
上傳時(shí)間： 2013-12-17
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