FPGA功耗優(yōu)化
上傳時(shí)間： 2014-01-22
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白皮書：采用低成本FPGA實(shí)現(xiàn)高效的低功耗PCIe接口 了解一個(gè)基于DDR3存儲(chǔ)器控制器的真實(shí)PCI Express® （PCIe®） Gen1x4參考設(shè)計(jì)演示高效的Cyclone V FPGA怎樣降低系統(tǒng)總成本，同時(shí)實(shí)現(xiàn)性能和功耗目標(biāo)。點(diǎn)擊馬上下載！
上傳時(shí)間： 2013-10-18
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Cyclone V FPGA功耗優(yōu)勢(shì)：采用低功耗28nm FPGA活的最低系統(tǒng)功耗（英文資料）
標(biāo)簽： Cyclone Altera FPGA 28
上傳時(shí)間： 2015-01-01
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本文主要介紹Cyclone V FPGA的一個(gè)很明顯的特性，也可以說是一個(gè)很大的優(yōu)勢(shì)，即：采用低功耗28nm FPGA減少總系統(tǒng)成本
上傳時(shí)間： 2013-11-11
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EDA （Electronic Design Automation）即“電子設(shè)計(jì)自動(dòng)化”，是指以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件為開發(fā)環(huán)境，以硬件描述語言為設(shè)計(jì)語言，以可編程器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統(tǒng)設(shè)計(jì)中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設(shè)計(jì)開發(fā)領(lǐng)域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個(gè)特殊的軟件包中的一個(gè)或多個(gè)，因此這一領(lǐng)域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設(shè)計(jì)及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進(jìn)行分類，另一種是按功能進(jìn)行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業(yè)軟件公司，業(yè)內(nèi)最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產(chǎn)品而開發(fā)的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨(dú)立于半導(dǎo)體器件廠商，具有良好的標(biāo)準(zhǔn)化和兼容性，適合于學(xué)術(shù)研究單位使用，但系統(tǒng)復(fù)雜、難于掌握且價(jià)格昂貴；后者能針對(duì)自己器件的工藝特點(diǎn)作出優(yōu)化設(shè)計(jì)，提高資源利用率，降低功耗，改善性能，比較適合產(chǎn)品開發(fā)單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發(fā)環(huán)境 由半導(dǎo)體公司提供，基本上可以完成從設(shè)計(jì)輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發(fā)流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優(yōu)勢(shì)是功能全集成化，可以加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期；缺點(diǎn)是在綜合和仿真環(huán)節(jié)與專業(yè)的軟件相比，都不是非常優(yōu)秀的。 (2) 綜合類 這類軟件的功能是對(duì)設(shè)計(jì)輸入進(jìn)行邏輯分析、綜合和優(yōu)化，將硬件描述語句（通常是系統(tǒng)級(jí)的行為描述語句）翻譯成最基本的與或非門的連接關(guān)系（網(wǎng)表），導(dǎo)出給PLD/FPGA廠家的軟件進(jìn)行布局和布線。為了優(yōu)化結(jié)果，在進(jìn)行較復(fù)雜的設(shè)計(jì)時(shí)，基本上都使用這些專業(yè)的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發(fā)工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對(duì)設(shè)計(jì)進(jìn)行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時(shí)、線延時(shí)等的“時(shí)序仿真”（也叫“后仿真”）。復(fù)雜一些的設(shè)計(jì)，一般需要使用這些專業(yè)的仿真軟件。因?yàn)橥瑯拥脑O(shè)計(jì)輸入，專業(yè)軟件的仿真速度比集成環(huán)境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們?cè)谛阅苌细饔兴L，有的綜合優(yōu)化能力突出，有的仿真模擬功能強(qiáng)，好在多數(shù)工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發(fā)工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設(shè)置直接調(diào)用Modelsim和 Synplify進(jìn)行仿真和綜合。 如果設(shè)計(jì)的硬件系統(tǒng)不是很大，對(duì)綜合和仿真的要求不是很高，那么可以在一個(gè)集成的開發(fā)環(huán)境中完成整個(gè)設(shè)計(jì)流程。如果要進(jìn)行復(fù)雜系統(tǒng)的設(shè)計(jì)，則常規(guī)的方法是多種EDA工具協(xié)調(diào)工作，集各家之所長來完成設(shè)計(jì)流程。
上傳時(shí)間： 2013-10-11
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賽靈思采用專為 FPGA 定制的芯片制造工藝和創(chuàng)新型統(tǒng)一架構(gòu)，讓 7 系列 FPGA 的功耗較前一代器件降低一半以上。
上傳時(shí)間： 2013-10-10
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本白皮書介紹了有關(guān)賽靈思 28 nm 7 系列 FPGA 功耗的幾個(gè)方面，其中包括臺(tái)積電 28nm高介電層金屬閘 (HKMG) 高性能低功耗（28nm HPL 或 28 HPL）工藝的選擇。
上傳時(shí)間： 2013-10-24
上傳用戶：wcl168881111111
genesis9.0算號(hào)器提供genesis算號(hào)器使用視頻。安裝文件一定要放在小寫英文路徑下，中文不行，有大寫字母的英文也不行。1.算號(hào)器的只是算gnd的號(hào)，要算get的號(hào)，需要參考算號(hào)器的步驟。注意選擇破解有效時(shí)間。2.7天過期，30天過期，永不過期等。注意要用自己機(jī)器識(shí)別號(hào)去算，在get運(yùn)行彈出來的序號(hào)對(duì)話框里，有機(jī)器識(shí)別號(hào)。3.安裝完成，啟動(dòng)時(shí)，填寫進(jìn)入用戶名和密碼時(shí)，一定不能用鼠標(biāo)。直接用回車鍵，否則失效。密碼框內(nèi)的密碼不可見，輸完直接回車，即可進(jìn)入genesis界面。
標(biāo)簽： genesis 9.0 算號(hào)器 視頻
上傳時(shí)間： 2015-01-02
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賽靈思推出業(yè)界首款自動(dòng)化精細(xì)粒度時(shí)鐘門控解決方案，該解決方案可將 Virtex®-6 和 Spartan®-6 FPGA 設(shè)計(jì)方案的動(dòng)態(tài)功耗降低高達(dá) 30%。賽靈思智能時(shí)鐘門控優(yōu)化可自動(dòng)應(yīng)用于整個(gè)設(shè)計(jì)，既無需在設(shè)計(jì)流程中添加更多新的工具或步驟，又不會(huì)改變現(xiàn)有邏輯或時(shí)鐘，從而避免設(shè)計(jì)修改。此外，在大多數(shù)情況下，該解決方案都能保留時(shí)序結(jié)果。
標(biāo)簽： 370 WP 智能時(shí)鐘 動(dòng)態(tài)
上傳時(shí)間： 2015-01-02
上傳用戶：wutong
15.2 已經(jīng)加入了有關(guān)貫孔及銲點(diǎn)的Z軸延遲計(jì)算功能. 先開啟 Setup - Constraints - Electrical constraint sets 下的 DRC 選項(xiàng). 點(diǎn)選 Electrical Constraints dialog box 下 Options 頁面 勾選 Z-Axis delay欄.
上傳時(shí)間： 2013-11-12
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