在硬體上將十進制轉二進制，不需要使用加法器的運算方式，大大減少運算的時間。
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上傳時間： 2013-12-19
上傳用戶：變形金剛
用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關控制，從11到0，加入了鍵盤防手抖。
標簽： quartusII 編寫
上傳時間： 2014-01-07
上傳用戶：LouieWu
CPU設計，加法器，乘法器，除法器等，有原理講解等。挺不錯的資料
標簽： CPU
上傳時間： 2014-01-21
上傳用戶：shus521
基于ALTERA 公司cyclone系列FPGA的程序，verilog 實現加法器
標簽： cyclone ALTERA FPGA 程序
上傳時間： 2013-12-15
上傳用戶：yoleeson
用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關控制，從11到0，加入了鍵盤防手抖。-
上傳時間： 2013-12-23
上傳用戶：youmo81
上傳時間： 2016-01-03
上傳用戶：gundan
介紹了carry_chain_adder，carry_skip_adder,ipple_carry_adder三種常用的加法器，采用verilogHDL語言，利用modelsim軟件仿真驗證，壓縮包中包含有流程圖
標簽： carry_chain_adder
上傳時間： 2014-01-20
上傳用戶：sunjet
用verilog hdl編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了
標簽： verilog hdl 編寫
上傳時間： 2013-12-20
上傳用戶：fhzm5658
計數器 鎖存器 12位寄存器 帶load，clr等功能的寄存器 雙向腳（clocked bidirectional pin） 一個簡單的狀態機 一個同步狀態機 用狀態機設計的交通燈控制器 數據接口 一個簡單的UART 測試向量（Test Bench）舉例： 加法器源程序 相應加法器的測試向量test bench）
標簽： load 計數器 位寄存器 鎖存器
上傳時間： 2014-01-16
上傳用戶：bjgaofei
一個數碼管顯示的測試程序，內含加法器、減法器，4-7譯碼器，計數器等。
標簽： 數碼管顯示 測試程序
上傳時間： 2013-11-28
上傳用戶：851197153
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