自適應(yīng)濾波器的硬件實(shí)現(xiàn)一直是自適應(yīng)信號(hào)處理領(lǐng)域研究的熱點(diǎn)。隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)功能越來越強(qiáng)大，對(duì)器件的響應(yīng)速度也提出更高的要求。 本文針對(duì)用通用DSP 芯片實(shí)現(xiàn)的自適應(yīng)濾波器處理速度低和用HDL語言編寫底層代碼用FPGA實(shí)現(xiàn)的自適應(yīng)濾波器開發(fā)效率低的缺點(diǎn)，提出了一種基于DSP Builder系統(tǒng)建模的設(shè)計(jì)方法。以隨機(jī)2FSK信號(hào)作為研究對(duì)象，首先在matlab上編寫了LMS去噪自適應(yīng)濾波器的點(diǎn)M文件，改變自適應(yīng)參數(shù)，進(jìn)行了一系列的仿真，對(duì)算法迭代步長、濾波器的階數(shù)與收斂速度和濾波精度進(jìn)行了研究，得出了最佳自適應(yīng)參數(shù)，即迭代步長μ=0.0057，濾波器階數(shù)m=8，為硬件實(shí)現(xiàn)提供了參考。 然后，利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號(hào)去噪自適應(yīng)濾波器的模型，結(jié)合多種EDA工具，在EPFlOKl00EQC208-1器件上設(shè)計(jì)出了最高數(shù)據(jù)處理速度為36.63MHz的8階LMS自適應(yīng)濾波器，其速度是文獻(xiàn)[3]通過編寫底層VHDL代碼設(shè)計(jì)的8階自適應(yīng)濾波器數(shù)據(jù)處理速度7倍多，是文獻(xiàn)[50]采用DSP通用處理器TMS320C54X設(shè)計(jì)的8階自適應(yīng)濾波器處理速度25倍多，開發(fā)效率和器件性能都得到了大大地提高，這種全新的設(shè)計(jì)理念與設(shè)計(jì)方法是EDA技術(shù)的前沿與發(fā)展方向。 最后，采用異步FIFO技術(shù)，設(shè)計(jì)了高速采樣自適應(yīng)濾波系統(tǒng)，完成了對(duì)雙通道AD器件AD9238與自適應(yīng)濾波器的高速匹配控制，在QuartusⅡ上進(jìn)行了仿真，給出了系統(tǒng)硬件實(shí)現(xiàn)的原理框圖，并將采樣濾波控制器與異步FIF0集成到同一芯片上，既能有效降低高頻可能引起的干擾又降低了系統(tǒng)的成本。
標(biāo)簽： FPGA 高速采樣 自適應(yīng)濾波
上傳時(shí)間： 2013-06-01
上傳用戶：ynwbosss
可編程邏輯器件FPGA(現(xiàn)場(chǎng)可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號(hào)處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號(hào)處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號(hào)處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲(chǔ)單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時(shí)，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí)，本文采用改進(jìn)的布斯算法，用以減少部分積的個(gè)數(shù)。同時(shí)，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對(duì)部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過設(shè)計(jì)相應(yīng)的存儲(chǔ)單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對(duì)設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級(jí)流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時(shí)性要求較高的場(chǎng)合具有極高的實(shí)用價(jià)值。
上傳時(shí)間： 2013-07-18
上傳用戶：wpt
隨著雷達(dá)、圖像、通信等領(lǐng)域?qū)π盘?hào)高速處理的要求，研究人員正尋求高速的數(shù)字信號(hào)處理算法，以滿足這種高速地處理數(shù)據(jù)的需要。常用的高速實(shí)時(shí)數(shù)字信號(hào)處理的器件有ASIC、可編程的數(shù)字信號(hào)處理芯片、FPGA，等等。 本文研究了時(shí)域FPGA上實(shí)現(xiàn)高速高階FIR數(shù)字濾波器結(jié)構(gòu)，并實(shí)現(xiàn)了高壓縮比的LFM脈沖信號(hào)的匹配濾波。文章根據(jù)FIR數(shù)字濾波器理論，分析比較實(shí)現(xiàn)了FIR濾波器的方法；使用并行分布式算法，在Xilinx的VirtexⅡFPGA系列芯片上設(shè)計(jì)了高速高階FIR濾波器。并詳細(xì)進(jìn)行了分析；設(shè)計(jì)出了一個(gè)256階的線性調(diào)頻脈沖壓縮信號(hào)的匹配濾波器設(shè)計(jì)實(shí)例，并用ModelSim軟件進(jìn)行了仿真。
標(biāo)簽： FPGA FIR 濾波器設(shè)計(jì)
上傳時(shí)間： 2013-07-18
上傳用戶：yt1993410
相對(duì)于JPEG中二維離散余弦變換(2DDCT)來說，在JPEG2000標(biāo)準(zhǔn)中，二維離散小波變換(2DDWT)是其圖像壓縮系統(tǒng)的核心變換。在很多需要進(jìn)行實(shí)時(shí)處理圖像的系統(tǒng)中，如數(shù)碼相機(jī)、遙感遙測(cè)、衛(wèi)星通信、多媒體通信、便攜式攝像機(jī)、移動(dòng)通信等系統(tǒng)，需要用芯片實(shí)現(xiàn)圖像的編解碼壓縮過程。雖然有許多研究工作者對(duì)圖像處理的小波變換進(jìn)行了研究，但大都只偏重算法研究，對(duì)算法硬件實(shí)現(xiàn)時(shí)的復(fù)雜性考慮較少，對(duì)圖像處理的小波變換硬件實(shí)現(xiàn)的研究也較少。 本文針對(duì)圖像處理的小波變換算法及其硬件實(shí)現(xiàn)進(jìn)行了研究。對(duì)文獻(xiàn)[13]提出的“內(nèi)嵌延拓提升小波變換”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法進(jìn)行仔細(xì)分析，提出一種基于提升方式的5/3小波變換適合硬件實(shí)現(xiàn)的算法，在MATLAB中仿真驗(yàn)證了該算法，證明其是正確的。并設(shè)計(jì)了該算法的硬件結(jié)構(gòu)，在MATLAT的Simulink中進(jìn)行仿真，對(duì)該結(jié)構(gòu)進(jìn)行VHDL語言的寄存器傳輸級(jí)(RTL)描述與仿真，成功綜合到Altera公司的FPGA器件中進(jìn)行驗(yàn)證通過。本算法與傳統(tǒng)的小波變換的邊界處理方法比較：由于將其邊界延拓過程內(nèi)嵌于小波變換模塊中，使該硬件結(jié)構(gòu)無需額外的邊界延拓過程，減少小波變換過程中對(duì)內(nèi)存的讀寫量，從而達(dá)到減少內(nèi)存使用量，降低功耗，提高硬件利用率和運(yùn)算速度的特點(diǎn)。本算法與文獻(xiàn)[13]提出的算法相比較：無需增加額外的硬件計(jì)算模塊，又具有在硬件實(shí)現(xiàn)時(shí)不改變?cè)瓉淼奶嵘〔ㄋ惴ǖ囊?guī)則性結(jié)構(gòu)的特點(diǎn)。這種小波變換硬件芯片的實(shí)現(xiàn)不僅適用于JPEG2000的5/3無損小波變換，當(dāng)然也可用于其它各種實(shí)時(shí)圖像壓縮處理硬件系統(tǒng)。
上傳時(shí)間： 2013-06-13
上傳用戶：jhksyghr
作者研究了當(dāng)前流行的縮放算法，對(duì)圖像紋理相關(guān)性大小和邊緣方向的判斷上提出了一種新的方法，并在此基礎(chǔ)上發(fā)展了一套適用于數(shù)字視頻芯片的圖像縮放算法。仿真結(jié)果表明此算法由優(yōu)于目前流行的圖像縮放算法。 介紹了FPGA的開發(fā)工作大致可以分為設(shè)計(jì)和驗(yàn)證兩大部分，在具體開發(fā)流程上可以根據(jù)要求靈活控制。縮放芯片的開發(fā)可以分為：芯片結(jié)構(gòu)設(shè)計(jì)、時(shí)鐘系統(tǒng)設(shè)計(jì)、存儲(chǔ)器讀寫控制、IP核復(fù)用設(shè)計(jì)、計(jì)算精度控制等方面的電路設(shè)計(jì)。在設(shè)計(jì)完成各級(jí)子模塊以后拼接各子模快完成整個(gè)縮放模塊的設(shè)計(jì)。通過測(cè)試發(fā)現(xiàn)設(shè)計(jì)中存在的缺陷，修改再測(cè)試，最終完成整個(gè)模塊的設(shè)計(jì)。
上傳時(shí)間： 2013-05-31
上傳用戶：tdyoung
本文對(duì)G.729語音編碼算法的基本原理和實(shí)現(xiàn)系統(tǒng)開發(fā)方面進(jìn)行了深入研究。針對(duì)G.729語音編碼算法在實(shí)際應(yīng)用中存在的一些問題，在大量分析和實(shí)驗(yàn)的基礎(chǔ)上，提出了新的改進(jìn)算法。G.729語音編碼算法硬件實(shí)現(xiàn)方面，國內(nèi)外現(xiàn)在主要以DSP為實(shí)現(xiàn)平臺(tái)，這是由于DSP以其卓越的運(yùn)算能力為數(shù)字語音信號(hào)處理領(lǐng)域的研究及開發(fā)提供了有力的工具。但G.729語音編碼算法具有計(jì)算復(fù)雜和數(shù)據(jù)存儲(chǔ)量大的固有缺陷，隨著通信量的不斷增加和服務(wù)的擴(kuò)展，對(duì)G.729語音編碼實(shí)時(shí)性的要求也越來越高。隨著微電子制造工藝的發(fā)展，越來越多的語音編碼平臺(tái)采用DSP與FPGA或MCU相互結(jié)合的系統(tǒng)，通過進(jìn)行軟硬件協(xié)同設(shè)計(jì)提高編碼效率。
上傳時(shí)間： 2013-06-30
上傳用戶：ccclll
本文結(jié)合中國科技大學(xué)大規(guī)模集成電路實(shí)驗(yàn)室和中國科學(xué)院上海技術(shù)物理研究所合作的星載紅外相機(jī)項(xiàng)目，為了解決紅外相機(jī)上的不同波段的紅外探測(cè)元陣列存在的非均勻性問題，對(duì)紅外焦平面探測(cè)元陣列存在的非均勻性問題展開了深入的分析和研究。 主要研究和分析了兩類算法的基本原理，重點(diǎn)研究和實(shí)現(xiàn)了定標(biāo)校正算法，通過對(duì)積分球定標(biāo)數(shù)據(jù)進(jìn)行深入的分析，將探測(cè)元分成線性探測(cè)元和非線性探測(cè)元，對(duì)線性探測(cè)元采用兩點(diǎn)校正法，對(duì)非線性探測(cè)元采用多點(diǎn)分段校正算法，在利用FPGA硬件實(shí)現(xiàn)非均勻校正時(shí)，分析設(shè)計(jì)了基于乘法運(yùn)算和加法運(yùn)算的FPGA實(shí)現(xiàn)，在基于乘加器運(yùn)算的FPGA實(shí)現(xiàn)中。設(shè)計(jì)出了乘法和加法整體運(yùn)算的乘加器，內(nèi)部采用流水線wallace樹壓縮結(jié)構(gòu)，大大加快乘法和加法的速度。
上傳時(shí)間： 2013-04-24
上傳用戶：weddps
本文研究數(shù)字音頻無線傳輸中的前向糾錯(cuò)(FEC)算法和電路的設(shè)計(jì)及實(shí)現(xiàn).在本文中介紹了一種基于Altera公司的FPGA Cyclone芯片的實(shí)現(xiàn)方案.文章首先介紹了本前向糾錯(cuò)系統(tǒng)采用的方案,然后從總體規(guī)劃的角度介紹了整個(gè)系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分及所采用的設(shè)計(jì)方法和編程風(fēng)格.之后對(duì)各個(gè)模塊的設(shè)計(jì)進(jìn)行了詳細(xì)的描述,并給出了測(cè)試數(shù)據(jù)、實(shí)現(xiàn)結(jié)果及時(shí)序仿真波形圖,并對(duì)設(shè)計(jì)的硬件下載驗(yàn)證進(jìn)行了詳細(xì)描述.本文對(duì)FEC中的主要功能模塊,諸如Reed-Solomon編解碼,交織與解交織,以及與外圍的接口電路等給出了基本算法以及基于FPGA及硬件描述語言的解決方法.
標(biāo)簽： FPGA 前向糾錯(cuò) 算法 電路設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：duoshen1989
隨著移動(dòng)終端、多媒體、Internet網(wǎng)絡(luò)、通信，圖像掃描技術(shù)的發(fā)展，以及人們對(duì)圖象分辨率，質(zhì)量要求的不斷提高，用軟件壓縮難以達(dá)到實(shí)時(shí)性要求，而且會(huì)帶來因傳輸大量原始圖象數(shù)據(jù)帶來的帶寬要求，因此采用硬件實(shí)現(xiàn)圖象壓縮已成為一種必然趨勢(shì)。而熵編碼單元作為圖像變換，量化后的處理環(huán)節(jié)，是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實(shí)現(xiàn)，具有廣闊的應(yīng)用背景。本文以星載視頻圖像壓縮的硬件實(shí)現(xiàn)項(xiàng)目為背景，對(duì)熵編碼器和解碼器的硬件實(shí)現(xiàn)進(jìn)行探討，給出了并行熵編碼和解碼器的實(shí)現(xiàn)方案。熵編解碼器中的難點(diǎn)是huffman編解碼器的實(shí)現(xiàn)。在設(shè)計(jì)并行huffman編碼方案時(shí)通過改善Huffman編碼器中變長碼流向定長碼流轉(zhuǎn)換時(shí)的控制邏輯,避免了因數(shù)據(jù)處理不及時(shí)造成數(shù)據(jù)丟失的可能性，從而保證了編碼的正確性。而在實(shí)現(xiàn)并行的huffman解碼器時(shí)，解碼算法充分利用了規(guī)則化碼書帶來的碼字的單調(diào)性，及在特定長度碼字集內(nèi)碼字變化的連續(xù)性，將并行解碼由模式匹配轉(zhuǎn)換為算術(shù)運(yùn)算，提高了存儲(chǔ)器的利用率、系統(tǒng)的解碼效率和速度。在實(shí)現(xiàn)并行huffman編碼的基礎(chǔ)上，結(jié)合針對(duì)DC子帶的預(yù)測(cè)編碼，針對(duì)直流子帶的游程編碼，能夠?qū)D像壓縮系統(tǒng)中經(jīng)過DWT變換，量化，掃描后的數(shù)據(jù)進(jìn)行正確的編碼。同時(shí)，在并行huffman解碼基礎(chǔ)上的熵解碼器也可以解碼出正確的數(shù)據(jù)提供給解碼系統(tǒng)的后續(xù)反量化模塊，進(jìn)一步處理。在本文介紹的設(shè)計(jì)方案中，按照自頂向下的設(shè)計(jì)方法，對(duì)星載圖像壓縮系統(tǒng)中的熵編解碼器進(jìn)行分析，進(jìn)而進(jìn)行邏輯功能分割及模塊劃分，然后分別實(shí)現(xiàn)各子模塊，并最終完成整個(gè)系統(tǒng)。在設(shè)計(jì)過程中，用高級(jí)硬件描述語言verilogHDL進(jìn)行RTL級(jí)描述。利用了Altera公司的QuartusII開發(fā)平臺(tái)進(jìn)行設(shè)計(jì)輸入、編譯、仿真，同時(shí)還采用modelsim仿真工具和symplicity的綜合工具，驗(yàn)證了設(shè)計(jì)的正確性。通過系統(tǒng)波形仿真和下板驗(yàn)證熵編碼器最高頻率可以達(dá)到127M，在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M，吞吐量可達(dá)到2500Mbps，也能滿足性能要求。仿真驗(yàn)證的結(jié)果表明：設(shè)計(jì)能夠滿足性能要求，并具有一定的使用價(jià)值。
上傳時(shí)間： 2013-05-19
上傳用戶：吳之波123
網(wǎng)絡(luò)帶寬依然在不斷增長（尤其是在本地網(wǎng)），最后一公里的高速接入日益普及;另一方面的情況是大容量的磁盤、FLASH移動(dòng)存儲(chǔ)盤和激光盤的容量不斷增大，使得傳送和儲(chǔ)存數(shù)據(jù)的成本不斷地下降。不僅使人發(fā)問：我們孜孜不倦的搞視頻壓縮高級(jí)算法還有多少意義？我們可以看到，算法的復(fù)雜性日益增加，但性能的提高卻接近邊緣。 是什么還在要求更高的壓縮速率？還有被我們遺忘的地方嗎？還有什么應(yīng)用讓我們繼續(xù)追求更精妙的壓縮算法？ 在作者看來，這個(gè)應(yīng)用領(lǐng)域就是移動(dòng)視頻服務(wù)。無線頻譜這種稀缺資源的有限性決定了我們必須繼續(xù)對(duì)視頻壓縮技術(shù)進(jìn)行研究。即使伴隨UMTS/IMT2000的到來，移動(dòng)終端可以獲得的數(shù)據(jù)速率也限制在144Kbit/s，在微蜂窩的時(shí)候最高能達(dá)到的速率上限也在2Mbit/s。144Kbit/s的速率對(duì)于較高質(zhì)量的視頻傳輸來講，仍然是有限的。因此，可以預(yù)見，移動(dòng)終端的空中接口這個(gè)瓶頸使得我們必須繼續(xù)進(jìn)行視頻壓縮。 另一方面，移動(dòng)終端領(lǐng)域開發(fā)視頻壓縮算法，在其低功耗和實(shí)時(shí)性要求下，也是異常困難的。為了減少計(jì)算的復(fù)雜性和運(yùn)動(dòng)估計(jì)的功耗，業(yè)界提出了許多快速算法，例如2-D的對(duì)數(shù)搜索，三步搜索，聯(lián)合搜索。盡管這些方法減少了功耗，其結(jié)果是視頻壓縮性能的降低，因?yàn)檫@些算法的本質(zhì)是減少了運(yùn)動(dòng)搜索的空間。為了實(shí)現(xiàn)運(yùn)動(dòng)搜索的低功耗，在電路領(lǐng)域又提出了搜索窗口和時(shí)鐘管理的措施。但這些方法都是在犧牲視頻壓縮比性能的基礎(chǔ)進(jìn)行的折中，并沒有強(qiáng)調(diào)算法映射結(jié)構(gòu)上做出處理。 本論文提出了一種新的解決MPEG-4運(yùn)動(dòng)估計(jì)運(yùn)算的低功耗實(shí)時(shí)處理器架構(gòu)。其基礎(chǔ)是采用了心肌陣列并行處理技術(shù)和低功耗控制電路。運(yùn)動(dòng)估計(jì)的繁復(fù)運(yùn)算通過心肌陣列分布式運(yùn)算得到有效處理。從理論上看，心肌陣列有其簡(jiǎn)單易理解性，然后，由于FPGA的互聯(lián)網(wǎng)絡(luò)有限性，設(shè)計(jì)這樣一個(gè)陣列仍有許多值得注意的問題。論文提出使用保守近似處理在全局運(yùn)動(dòng)估計(jì)中減少功耗，其本質(zhì)是消除不必要的冗余運(yùn)算。宏塊的最小誤差匹配是一個(gè)典型的串行操作過程。論文新提出的方法是在進(jìn)行絕對(duì)匹配前使用保守計(jì)算，如果保守誤差值與最小誤差差別過大，則不進(jìn)行絕對(duì)誤差計(jì)算。 總的說來，論文實(shí)現(xiàn)了兩個(gè)目標(biāo)：通過心肌陣列實(shí)現(xiàn)了實(shí)時(shí)的運(yùn)動(dòng)估計(jì)編碼，通過在算法層次引入控制電路，降低運(yùn)動(dòng)估計(jì)電路的功耗。
上傳時(shí)間： 2013-06-23
上傳用戶：lacsx
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
