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10個(gè)VHDL程序?qū)嵗?/a>

標(biāo)簽： VHDL 上傳時(shí)間： 2014-01-04

2級流水線

2級流水線，使用4元件實(shí)現(xiàn)的22位全加器的VHDL語言實(shí)現(xiàn)，適用于altera的FPGA

標(biāo)簽： 流水線

上傳時(shí)間： 2016-01-27

上傳用戶：ayfeixiao

3級流水線

3級流水線，含4元件的22位全加器的VHDL語言實(shí)現(xiàn)，適用于altera系列的FPGA

標(biāo)簽： 流水線

上傳時(shí)間： 2016-01-27

上傳用戶：cc1915

觸發(fā)器實(shí)現(xiàn)的

觸發(fā)器實(shí)現(xiàn)的，8位全加器的VHDL語言實(shí)現(xiàn)，適用于altera系列的FPGA

標(biāo)簽： 觸發(fā)器

上傳時(shí)間： 2013-12-15

上傳用戶：caiiicc

自編自寫的ＶＨＤＬ代碼

自編自寫的ＶＨＤＬ代碼，用于實(shí)現(xiàn)全加器功能，可能有誤

標(biāo)簽： 代碼

上傳時(shí)間： 2016-03-06

上傳用戶：cxl274287265

本程序完成帶進(jìn)位輸入輸出的四位二進(jìn)制加法運(yùn)算

本程序完成帶進(jìn)位輸入輸出的四位二進(jìn)制加法運(yùn)算，編程思想采用真值表轉(zhuǎn)換成布爾方程式，利用循環(huán)語句將一位全加器編為四位加法器。

標(biāo)簽： 程序 二進(jìn)制 加法 進(jìn)位

上傳時(shí)間： 2014-01-16

上傳用戶：日光微瀾

該程序是用quartus II作為開發(fā)工具

該程序是用quartus II作為開發(fā)工具，用verilog語言編寫，實(shí)現(xiàn)全加器功能的實(shí)例。對初學(xué)者很有意義

標(biāo)簽： quartus 程序 開發(fā)工具

上傳時(shí)間： 2016-07-12

上傳用戶：cxl274287265

常用經(jīng)典典型電路

常用經(jīng)典典型電路，如全加器，乘法器，如何減小資源

標(biāo)簽： 典型 電路

上傳時(shí)間： 2013-11-27

上傳用戶：lijinchuan

用VHDL寫的源代碼程序

用VHDL寫的源代碼程序，包涵三人表決器，七人表決器，全加器以及模24，模60的計(jì)數(shù)器，都是單文件的，由于程序小又多，所以集中在一起，供新學(xué)習(xí)VHDL語言的朋友們參考。

標(biāo)簽： VHDL 源代碼 程序

上傳時(shí)間： 2016-10-28

上傳用戶：SimonQQ

各種計(jì)數(shù)器

各種計(jì)數(shù)器，編碼器，全加器等元件的VHDL語言描述

標(biāo)簽： 計(jì)數(shù)器

上傳時(shí)間： 2013-12-05

上傳用戶：csgcd001