10個VHDL程序實例，包括加法器，全加器、函數(shù)發(fā)生器，選擇器等。
標簽： VHDL 程序實例
上傳時間： 2014-01-04
上傳用戶：417313137
2級流水線，使用4元件實現(xiàn)的22位全加器的VHDL語言實現(xiàn)，適用于altera的FPGA
標簽： 流水線
上傳時間： 2016-01-27
上傳用戶：ayfeixiao
3級流水線，含4元件的22位全加器的VHDL語言實現(xiàn)，適用于altera系列的FPGA
上傳用戶：cc1915
觸發(fā)器實現(xiàn)的，8位全加器的VHDL語言實現(xiàn)，適用于altera系列的FPGA
標簽： 觸發(fā)器
上傳時間： 2013-12-15
上傳用戶：caiiicc
自編自寫的ＶＨＤＬ代碼，用于實現(xiàn)全加器功能，可能有誤
標簽： 代碼
上傳時間： 2016-03-06
上傳用戶：cxl274287265
本程序完成帶進位輸入輸出的四位二進制加法運算，編程思想采用真值表轉換成布爾方程式，利用循環(huán)語句將一位全加器編為四位加法器。
標簽： 程序 二進制 加法 進位
上傳時間： 2014-01-16
上傳用戶：日光微瀾
該程序是用quartus II作為開發(fā)工具，用verilog語言編寫，實現(xiàn)全加器功能的實例。對初學者很有意義
標簽： quartus 程序 開發(fā)工具
上傳時間： 2016-07-12
常用經(jīng)典典型電路，如全加器，乘法器，如何減小資源
標簽： 典型 電路
上傳時間： 2013-11-27
上傳用戶：lijinchuan
用VHDL寫的源代碼程序，包涵三人表決器，七人表決器，全加器以及模24，模60的計數(shù)器，都是單文件的，由于程序小又多，所以集中在一起，供新學習VHDL語言的朋友們參考。
標簽： VHDL 源代碼 程序
上傳時間： 2016-10-28
上傳用戶：SimonQQ
各種計數(shù)器，編碼器，全加器等元件的VHDL語言描述
標簽： 計數(shù)器
上傳時間： 2013-12-05
上傳用戶：csgcd001
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