這個源程序是關于全加器的,又需要的同學可以借鑒一下
標簽: 源程序 全加器
上傳時間: 2014-01-12
上傳用戶:LouieWu
通過VHDL實現4位全加器,8位全加器,和8位通用寄存器的設計
標簽: VHDL 全加器
上傳時間: 2014-01-11
上傳用戶:lanwei
用VHDL寫的一個8位全加器的實驗程序,供新手參考
標簽: VHDL 8位 全加器 實驗
上傳時間: 2017-03-03
上傳用戶:lx9076
8位全加器的VHDL描述,可用MAX+plusⅡ運行測試
標簽: VHDL 8位 全加器
上傳時間: 2014-01-16
上傳用戶:erkuizhang
使用Vhdl語言實現數字電路全加器功能,算法比較簡單,供初學者參考。
標簽: Vhdl 語言 數字電路 全加器
上傳時間: 2013-12-10
上傳用戶:lhw888
全加器和記數器的測試文件,可直接用于modsim測試
標簽: 全加器 記數 測試
上傳時間: 2014-01-09
上傳用戶:sssl
32位全加器 在querters II 下面運行成功 仿真 驗證均已成功
標簽: querters II 全加器 仿真
上傳時間: 2017-05-03
上傳用戶:cc1915
八位全加器,實現自動加法,哈哈哈,大家共享
標簽: 全加器
上傳時間: 2013-12-16
上傳用戶:zhangjinzj
一位全加器,VERILOG實現,包括測試文件,測試可用,歡迎下載,共同學習
上傳時間: 2013-12-24
上傳用戶:410805624
一個全加器的systemc代碼,包括模塊的定義以及測試平臺
標簽: systemc 全加器 代碼
上傳時間: 2017-05-20
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