FPGA時序分析文檔。不錯，應(yīng)該有幫助。喜歡的朋友下載看看
標(biāo)簽： FPGA 時序分析
上傳時間： 2013-05-19
上傳用戶：yyq123456789
Linux內(nèi)核源碼分析，我開始學(xué)習(xí)linux時候使用的資料，感覺還不錯
標(biāo)簽： Linux 1.0 內(nèi)核 源碼分析
上傳時間： 2013-04-24
上傳用戶：royzhangsz
陳莉君-深入分析Linux內(nèi)核源碼，幫助你學(xué)習(xí)
標(biāo)簽： Linux 分 內(nèi)核 源碼
上傳時間： 2013-06-07
上傳用戶：shiny3333
華為_靜態(tài)時序分析與邏輯設(shè)計，IC設(shè)計驗證領(lǐng)域很有用
標(biāo)簽： 華為 靜態(tài)時序分析 邏輯設(shè)計
上傳時間： 2013-07-29
上傳用戶：ljt101007
50個經(jīng)典應(yīng)用電路，由簡單到復(fù)雜，由功能描述到細(xì)節(jié)分析，很實(shí)用的實(shí)例。
標(biāo)簽： 典型 應(yīng)用電路 分
上傳時間： 2013-07-07
上傳用戶：CETM008
用FPGA實(shí)現(xiàn)FFT的算法分析,硬件介紹!
標(biāo)簽： FPGA FFT 算法分析
上傳時間： 2013-08-05
上傳用戶：qq1604324866
高速FPGA系統(tǒng)的信號完整性測試和分析,能幫助學(xué)習(xí)FPGA
標(biāo)簽： FPGA 信號完整性 測試
上傳用戶：妄想演繹師
可用來破解分析西門子200 PLC與模塊的通訊協(xié)議，基于ALTERA CPLD EPM240的設(shè)計.\r\n\r\n需要配合分析板配套使用。
標(biāo)簽： 200 PLC 破解 分
上傳時間： 2013-08-09
上傳用戶：jackandlee
FPGAcpld結(jié)構(gòu)分析 pga的EDA設(shè)計方法 fpga中的微程序設(shè)計 復(fù)雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應(yīng)用和實(shí)現(xiàn)數(shù)字邏 一種使用fpga設(shè)計的DRAM控制器 用cpld器件實(shí)現(xiàn)24位同步計數(shù)器的設(shè)計
標(biāo)簽： FPGAcpld fpga EDA 結(jié)構(gòu)分析
上傳時間： 2013-08-10
上傳用戶：yph853211
分析了MATLAB/Simulink 中DSP Builder 模塊庫在FPGA 設(shè)計中優(yōu)點(diǎn)，\\r\\n然后結(jié)合FSK 信號的產(chǎn)生原理，給出了如何利用DSP Builder 模塊庫建立FSK 信號發(fā)生器模\\r\\n型，以及對FSK 信號發(fā)生器模型進(jìn)行算法級仿真和生成VHDL 語言的方法，并在modelsim\\r\\n中對FSK 信號發(fā)生器進(jìn)行RTL 級仿真，最后介紹了在FPGA 芯片中實(shí)現(xiàn)FSK 信號發(fā)生器的設(shè)\\r\\n計方法。
標(biāo)簽： Simulink Builder MATLAB FPGA
上傳時間： 2013-08-20
上傳用戶：herog3
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