當(dāng)今電子技術(shù)的發(fā)展日新月異，尤其是深亞微米工藝在IC設(shè)計(jì)中的應(yīng)用，使得芯片的集成規(guī)模愈來(lái)愈大，速度愈來(lái)愈高，從而使得如何處理高速信號(hào)問(wèn)題成為設(shè)計(jì)的關(guān)鍵因素之一。隨著電子系統(tǒng)中邏輯和系統(tǒng)時(shí)鐘頻率的迅速提高和信號(hào)邊沿不斷變陡，印刷電路板(PCB)的線跡互連和板層特性對(duì)系統(tǒng)電氣性能的影響也越發(fā)重要。對(duì)于低頻設(shè)計(jì)線跡互連和板層的影響可以不考慮;當(dāng)頻率超過(guò)50MHz時(shí)，互連關(guān)系和板層特性的影響不容忽視，必須對(duì)傳輸線效應(yīng)加以考慮，在評(píng)定系統(tǒng)性能時(shí)也必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設(shè)計(jì)必須面對(duì)互連延遲引起的時(shí)序問(wèn)題以及串?dāng)_、傳輸線效應(yīng)等信號(hào)完整性(SI)問(wèn)題。本文主要對(duì)互連延遲所引起的時(shí)序問(wèn)題進(jìn)行探討。
標(biāo)簽：
SDRAM
DSP
信號(hào)傳輸
延時(shí)
上傳時(shí)間：
2013-12-18
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