EDA卷積碼編解碼器實現技術針對某擴頻通信系統數據糾錯編碼的需要, 構造并分析了(2 , 1 , 6) 卷積碼編解碼器的基本工作原理, 提出了基于MAX +
標簽： EDA 卷積碼 編解碼器 實現技術
上傳時間： 2013-07-18
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數字信息在有噪聲的信道中傳輸時，受到噪聲的影響，誤碼總是不可避免的。根據香農信息理論，只要使Es/N0足夠大，就可以達到任意小的誤碼率。采用差錯控制編碼，即信道編碼技術，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實現最佳譯碼與準最佳譯碼更加容易。卷積碼運用廣泛，被ITU選入第三代移動通信系統，作為包括WCDMA，CDMA2000和TD-SCDMA在內的信道編碼的標準方案。 本文研究了CDMA2000業務通道中的幀結構，對CDMA2000系統中的卷積碼特性及維特比譯碼的性能限進行了分析，并基于MATLAB平臺做了相應的譯碼性能仿真。我們設計了一種可用于CDMA2000通信系統的通用、高速維特比譯碼器。該譯碼器在設計上具有以下創新之處：(1)采用通用碼表結構，支持可變碼率；幀控制模塊和頻率控制器模塊的設計中采用計數器、定時器等器件實現了可變幀長、可變數據速率的數據幀處理方式。(2)結合流水線結構思想，利用四個ACS模塊并行運行，加快數據處理速度；在ACS模塊中，將路徑度量值存貯器的存儲結構進行優化，防止數據讀寫的阻塞，縮短存儲器讀寫時間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護處理策略。我們還將設計結果在APEXEP20K30E芯片上進行了硬件實現。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運行于40MHZ系統時鐘下，內部最高譯碼速度可達625kbps。本文所提出的維特比譯碼器硬件結構具有很強的通用性和高速性，可以方便地應用于CDMA2000移動通信系統。
標簽： CDMA 2000 FPGA 卷積碼
上傳時間： 2013-06-24
上傳用戶：lingduhanya
本文在闡述卷積碼編解碼器基本工作原理的基礎上，提出了在MAX+PlusⅡ開發平臺上基于VHDL語言設計（2，1，6）卷積碼編解碼器的方法。
標簽： VHDL 語言 卷積碼 編解碼器
上傳時間： 2013-06-16
上傳用戶：zfh920401
卷積碼編碼和維特比解碼 當K為7 時 供大家參考Convolutional encoding and Viterbi decoding with k 7 rate 1 2
標簽： Convolutional encoding decoding Viterbi
上傳時間： 2013-12-22
上傳用戶：zjf3110
卷積碼的C源程序，包括編碼器和譯碼器。 還有一個是循環榮譽校驗的vhdl]源碼。
標簽： 卷積碼 源程序
上傳時間： 2015-04-15
上傳用戶：qq21508895
用VHDL實現卷積碼編碼，該碼為（2.1.3）型卷積碼。
標簽： VHDL 卷積碼 編碼
上傳時間： 2015-05-06
上傳用戶：Thuan
使用該VHDL在仿真軟件中實現RSC(遞歸系統卷積)碼的編碼以及解碼硬件仿真
標簽： VHDL RSC 仿真軟件 遞歸
上傳時間： 2013-12-16
上傳用戶：xuanchangri
壓縮包內為本人寫的(2,1,3)卷積碼編碼器和維特比(viterbi)譯碼器.編碼器和譯碼器分別封裝在一個類中,每個類的方法和變量均有注解
標簽： viterbi 編碼器 譯碼器 卷積碼
上傳時間： 2014-11-28
上傳用戶：xieguodong1234
matlab卷積碼編譯程序，有詳細的中文注釋，希望對你有所幫助。
標簽： matlab 卷積碼 編譯 程序
上傳時間： 2013-12-04
上傳用戶：hxy200501
通信中常用的卷積碼信道譯碼源碼程序，matlab 與 c 相結合的方式。
標簽： 通信 卷積碼 信道 譯碼
上傳時間： 2014-01-24
上傳用戶：chenlong
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