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可制造性

軟件無線電中數(shù)字下變頻技術(shù)研究及FPGA實現(xiàn).rar

軟件無線電(SDR，Software Defined Radio)由于具備傳統(tǒng)無線電技術(shù)無可比擬的優(yōu)越性，已成為業(yè)界公認(rèn)的現(xiàn)代無線電通信技術(shù)的發(fā)展方向。理想的軟件無線電系統(tǒng)強調(diào)體系結(jié)構(gòu)的開放性和可編程性，減少靈活性著的硬件電路，把數(shù)字化處理(ADC和DAC)盡可能靠近天線，通過軟件的更新改變硬件的配置、結(jié)構(gòu)和功能。目前，直接對射頻(RF)進(jìn)行采樣的技術(shù)尚未實現(xiàn)普及的產(chǎn)品化，而用數(shù)字變頻器在中頻進(jìn)行數(shù)字化是普遍采用的方法，其主要思想是，數(shù)字混頻器用離散化的單頻本振信號與輸入采樣信號在乘法器中相乘，再經(jīng)插值或抽取濾波，其結(jié)果是，輸入信號頻譜搬移到所需頻帶，數(shù)據(jù)速率也相應(yīng)改變，以供后續(xù)模塊做進(jìn)一步處理。數(shù)字變頻器在發(fā)射設(shè)備和接收設(shè)備中分別稱為數(shù)字上變頻器(DUC，Digital Upper Converter)和數(shù)字下變頻器(DDC，Digital Down Converter)，它們是軟件無線電通信設(shè)備的關(guān)鍵部什。大規(guī)模可編程邏輯器件的應(yīng)用為現(xiàn)代通信系統(tǒng)的設(shè)計帶來極大的靈活性。基于FPGA的數(shù)字變頻器設(shè)計是深受廣大設(shè)計人員歡迎的設(shè)計手段。本文的重點研究是數(shù)字下變頻器(DDC)，然而將它與數(shù)字上變頻器(DUC)完全割裂后進(jìn)行研究顯然是不妥的，因此，本文對數(shù)字上變頻器也作適當(dāng)介紹。第一章簡要闡述了軟件無線電及數(shù)字下變頻的基本概念，介紹了研究背景及所完成的主要研究工作。第二章介紹了數(shù)控振蕩器(NCO)，介紹了兩種實現(xiàn)方法，即基于查找表和基于CORDIC算法的實現(xiàn)。對CORDIc算法作了重點介紹，給出了傳統(tǒng)算法和改進(jìn)算法，并對基于傳統(tǒng)CORDIC算法的NCO的FPGA實現(xiàn)進(jìn)行了EDA仿真。第三章介紹了變速率采樣技術(shù)，重點介紹了軟件無線電中廣泛采用的級聯(lián)積分梳狀濾波器 (cascaded integratot comb， CIC)和ISOP(Interpolated Second Order Polynomial)補償法，對前者進(jìn)行了基于Matlab的理論仿真和FPGA實現(xiàn)的EDA仿真，后者只進(jìn)行了基于Matlab的理論仿真。第四章介紹了分布式算法和軟件無線電中廣泛采用的半帶(half-band，HB)濾波器，對基于分布式算法的半帶濾波器的FPGA實現(xiàn)進(jìn)行了EDA仿真，最后簡要介紹了FIR的多相結(jié)構(gòu)。第五章對數(shù)字下變頻器系統(tǒng)進(jìn)行了噪聲綜合分析，給出了一個噪聲模型。第六章介紹了數(shù)字下變頻器在短波電臺中頻數(shù)字化應(yīng)用中的一個實例，給出了測試結(jié)果，重點介紹了下變頻器的：FPGA實現(xiàn)，其對應(yīng)的VHDL程序收錄在本文最后的附錄中，希望對從事該領(lǐng)域設(shè)計的技術(shù)人員具有一定參考價值。

標(biāo)簽： FPGA 軟件無線電數(shù)字下變頻

上傳時間： 2013-06-30

上傳用戶：huannan88
基于FPGA控制的高速數(shù)據(jù)采集系統(tǒng)設(shè)計與實現(xiàn).rar

數(shù)據(jù)采集系統(tǒng)是信號與信息處理系統(tǒng)中不可缺少的重要組成部分，同時也是軟件無線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達(dá)系統(tǒng)以及無線基站系統(tǒng)中的應(yīng)用越來越廣泛。為了能夠滿足目前對軟件無線電接收機自適應(yīng)性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺上設(shè)計SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計方案及實現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計，并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴展性和可調(diào)試性。在時序數(shù)字邏輯設(shè)計上，充分利用FPGA中豐富的時序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計數(shù)器等，能夠方便的完成對系統(tǒng)輸入輸出時鐘的精確控制以及根據(jù)系統(tǒng)需要對各處時序延時進(jìn)行修正。在存儲器設(shè)計上，采用FPGA片內(nèi)存儲器。可根據(jù)系統(tǒng)需要隨時進(jìn)行設(shè)置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。在傳輸接口設(shè)計上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過FPGA中的宏功能模塊和IP資源實現(xiàn)了對這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進(jìn)行切換。在系統(tǒng)工作過程控制上，通過VB程序編寫了應(yīng)用于PC端的上層控制軟件。并通過并行接口實現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機上完成對系統(tǒng)工作過程的控制和工作模式的選擇。在系統(tǒng)調(diào)試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實時準(zhǔn)確的驗證了在系統(tǒng)整個傳輸過程中數(shù)據(jù)的正確性和時序性，并極大的降低了用常規(guī)儀器觀測FPGA中眾多待測引腳的難度。本文第四章針對FPGA中各功能模塊的邏輯設(shè)計進(jìn)行了詳細(xì)分析，并對每個模塊都給出了精確的仿真結(jié)果。同時，文中還在其它章節(jié)詳細(xì)介紹了系統(tǒng)的硬件電路設(shè)計、并行接口設(shè)計、PCI接口設(shè)計、PC端控制軟件設(shè)計以及用于調(diào)試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統(tǒng)的仿真結(jié)果和測試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計圖、實物圖及注釋詳細(xì)的相關(guān)源程序清單。

標(biāo)簽： FPGA 控制高速數(shù)據(jù)

上傳時間： 2013-07-09

上傳用戶：sdfsdfs
基于FPGA的出租車計費器設(shè)計.rar

本文介紹了一種采用單片F(xiàn)PGA 芯片進(jìn)行出租車計費器的設(shè)計方法，主要闡述如何使用新興的EDA 器件取代傳統(tǒng)的電子設(shè)計方法，利用FPGA 的可編程性，簡潔而又多變的設(shè)計方法，縮短了研發(fā)周期，同時使出租車計費器體積更小功能更強大。本設(shè)計不僅實現(xiàn)了出租車計費器所需的一些基本功能，同時考慮到出租車行業(yè)的一些特殊性，更注重了把一些新的思路加入到設(shè)計中。主要包括采用了FPGA 芯片，使用VHDL 語言進(jìn)行編程，使其具有了更強的移植性，更加利于產(chǎn)品升級；利用LCD 液晶顯示取代了傳統(tǒng)的LED顯示，使其在顯示時更靈活多變，可以按需要改變顯示內(nèi)容而不拘泥于硬件；靈活的計價標(biāo)準(zhǔn)設(shè)定使得油價波動等成本因數(shù)和出租車價格聯(lián)動成為可能；同時也增加了統(tǒng)計功能、密碼設(shè)定、超速警報、路橋費等新的功能使得本設(shè)計更加具有實用價值。

標(biāo)簽： FPGA 出租車計費器

上傳時間： 2013-05-25

上傳用戶：wyc199288
I2C協(xié)議.rar

I2C協(xié)議源代碼，程序模擬I2C通訊——結(jié)構(gòu)標(biāo)準(zhǔn)、可移植性高

標(biāo)簽： I2C 協(xié)議

上傳時間： 2013-04-24

上傳用戶：muyehuli
USB接口引擎的軟核設(shè)計與FPGA兌現(xiàn).rar

USB(UniversalSerialBus，通用串行總線)是當(dāng)今消費電子產(chǎn)品和儀器設(shè)備中應(yīng)用最廣的接口協(xié)議之一，然而目前國內(nèi)的USB芯片只有極少數(shù)幾款，產(chǎn)品研究善處于起步階段，絕大部分產(chǎn)品主要由國外的IC設(shè)計芯片廠商如Cypress、NEC等一些國際著名公司提供。因而，如果能夠自主開發(fā)設(shè)計USB芯片以替代國外同類產(chǎn)品，將會有很好的市場前景和利潤空間。本論文課題是針對基于FPGA(FieldProgrammableGateArray，現(xiàn)場可編程門陣列器件)的數(shù)字電子產(chǎn)品應(yīng)用設(shè)計一種實際可復(fù)用的USB接口引擎軟核。該軟核主要是用于處理USB標(biāo)準(zhǔn)協(xié)議包的通信處理，通過外接MCU(MultipointControlUnit，微控制器)就可以實現(xiàn)完整的USB接口通訊功能。它的功能相當(dāng)于一些USB引擎的專用芯片如：Philips的PDIUSBD12等，其優(yōu)點是結(jié)構(gòu)簡單、靈活性高、復(fù)用設(shè)計方便。功能仿真和綜合測試結(jié)果顯示本論文所設(shè)計的接口引擎軟核符合設(shè)計要求，并且軟核的性能和市場上同類產(chǎn)品基本一致。本論文的創(chuàng)新之處在于：1、從可配置性角度出發(fā)設(shè)計了低速、全速、高速三種可選模式；2、支持最多31個可配置端點；3、采用了可綜合、可移植的RTL(RegisterTransferLevel，寄存器傳輸級)代碼設(shè)計規(guī)則，同時也開發(fā)了可綜合的驗證測試代碼；4、完全由硬件實現(xiàn)USB通信功能。

標(biāo)簽： FPGA USB 接口

上傳時間： 2013-07-18

上傳用戶：JasonC
軟件無線電中FIR濾波器的Matlab設(shè)計及FPGA實現(xiàn).rar

軟件無線電作為一種新的無線通信概念和體制，近年來隨著3G標(biāo)準(zhǔn)的提出，日益受到國內(nèi)外相關(guān)通信廠商的重視。尤其是基于軟件無線電和智能天線技術(shù)的TD-SCDMA作為通信史上第一個“中國標(biāo)準(zhǔn)”，有望扭轉(zhuǎn)多年來我國移動通信制造業(yè)的被動局面，是實現(xiàn)信息產(chǎn)業(yè)騰飛的一個絕好機會。軟件無線電使得通信體制具有很好的通用性、靈活性和可配置性，并使系統(tǒng)互聯(lián)和升級變得容易。本文以軟件無線電中的FIR濾波器為線索，貫穿了信號重構(gòu)、多抽樣率信號處理、積分梳狀濾波器等理論分析，重點闡釋了FIR濾波器的設(shè)計方法及濾波器的FPGA實現(xiàn)等技術(shù)問題。本文首先針對軟件無線電中的多抽樣率信號處理理論進(jìn)行了討論和分析。討論了軟件無線電中如何實現(xiàn)整數(shù)倍抽取、整數(shù)倍內(nèi)插、分?jǐn)?shù)倍抽樣率變換，并分析了網(wǎng)絡(luò)結(jié)構(gòu)的等效變換、多相濾波及積分梳狀濾波器的設(shè)計理論。緊接著重點闡述了軟件無線電中FIR濾波器的設(shè)計理論，包括窗函數(shù)法、頻率抽樣法及等紋波法。分析了各種設(shè)計方法所能達(dá)到的性能指標(biāo)及優(yōu)缺點，并結(jié)合工程實例給出了相關(guān)的Matlab程序。并對FIR濾波器結(jié)構(gòu)的選擇及系數(shù)字長的確定等問題進(jìn)行了分析。此外，也介紹了在Matlab進(jìn)行輔助設(shè)計時一些常用函數(shù)和命令的用法。本文選用FPGA來實現(xiàn)中頻軟件無線電，F(xiàn)PGA與參數(shù)化ASIC、DSP比較有很多優(yōu)勢，它不但在功耗、體積、成本方面優(yōu)于參數(shù)化ASIC、DSP，而且處理效率高、現(xiàn)場可編程性能良好。不同于DSP的單流處理方式，F(xiàn)PGA是多流并行處理，這種處理方式使FPGA能完成DSP難以實現(xiàn)的許多功能。在簡單介紹了FPGA的一般原理，以及FPGA設(shè)計中的關(guān)鍵技術(shù)和在信號處理中的設(shè)計原則以后，重點介紹了FIR濾波器的FPGA實現(xiàn)方法。提出了分布式算法、加法器網(wǎng)絡(luò)法以及分段FIFO等實現(xiàn)方法。最后，提出了一種QuartusII與MATLAB聯(lián)合仿真的方法。此方法能夠直觀的檢驗濾波器的濾波效果，提高設(shè)計效率。并結(jié)合工程實例詳盡的介紹了FIR濾波器的設(shè)計開發(fā)流程。

標(biāo)簽： Matlab FPGA FIR

上傳時間： 2013-04-24

上傳用戶：gengxiaochao
基于FPGA的磁盤陣列控制器的硬件設(shè)計與實現(xiàn).rar

隨著存儲技術(shù)的迅速發(fā)展，存儲業(yè)務(wù)需求的不斷增長，獨立的磁盤冗余陣列可利用多個磁盤并行存取提高存儲系統(tǒng)的性能。磁盤陣列技術(shù)采用硬件和軟件兩種方式實現(xiàn)，軟件RAID（Redundant Array of Independent Disks）主要利用操作系統(tǒng)提供的軟件實現(xiàn)磁盤冗余陣列功能，對系統(tǒng)資源利用率高，節(jié)省成本。硬件RAID將大部分RAID功能集成到一塊硬件控制器中，系統(tǒng)資源占用率低，可移植性好。分析了軟件RAID的性能瓶頸，使用硬件直接完成部分計算提高軟件RAID性能。針對RAID5采用FPGA（Field Programmable Gate Array）技術(shù)實現(xiàn)RAID控制器硬件設(shè)計，完成磁盤陣列啟動、數(shù)據(jù)緩存（Cache）以及數(shù)據(jù)XOR校驗等功能。基于硬件RAID的理論，提出一種基于Virtex-4的硬件RAID控制器的系統(tǒng)設(shè)計方案：獨立微處理器和較大容量的內(nèi)存；實現(xiàn)RAID級別遷移，在線容量擴展，在線數(shù)據(jù)熱備份等高效、用戶可定制的高級RAID功能；利用Virtex-4內(nèi)置硬PowerPC完成RAID服務(wù)器部分配置和管理工作，運行Linux操作系統(tǒng)、RAID管理軟件等。控制器既可以作為RAID控制卡在服務(wù)器上使用，也可作為一個獨立的系統(tǒng)，成為磁盤陣列的調(diào)試平臺。隨著集成電路的發(fā)展，芯片的體積越來越小，電路的布局布線密度越來越大，信號的工作頻率也越來越高，高速電路的傳輸線效應(yīng)和信號完整性問題越來越明顯。RAID控制器屬于高速電路的范疇，在印刷電路板（Printed Circuit Block, PCB）實現(xiàn)時分別從疊層設(shè)計、布局、電源完整性、阻抗匹配和串?dāng)_等方面考慮了信號完整性問題，并基于IBIS（I/O Buffer Information Specification）模型進(jìn)行了信號完整性分析及仿真。

標(biāo)簽： FPGA 磁盤陣列控制器

上傳時間： 2013-04-24

上傳用戶：jeffery
基于FPGA/CPLD實現(xiàn)的FFT算法與仿真分析

可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比，基于FPGA和CPLD實現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實時性和可嵌入性，能夠方便地實現(xiàn)系統(tǒng)的集成與功能擴展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運算速度。同時，流水線寄存器能夠寄存蝶形運算中的公共項，這樣在設(shè)計蝶形處理器時只用到了一個乘法器和兩個加法器，降低了硬件電路的復(fù)雜度。為了進(jìn)一步提高FFT的運算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計了一個并行乘法器。在實現(xiàn)該乘法器時，本文采用改進(jìn)的布斯算法，用以減少部分積的個數(shù)。同時，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。本文以32點復(fù)數(shù)FFT為例進(jìn)行設(shè)計與邏輯綜合。通過設(shè)計相應(yīng)的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計算結(jié)果相符，證明了本文所提出的算法的正確性。另外，本文還對設(shè)計結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實時性要求較高的場合具有極高的實用價值。

標(biāo)簽： FPGA CPLD FFT 算法

上傳時間： 2013-07-18

上傳用戶：wpt
基于FPGA的Rake接收機的研究

碼分多址(CDMA)通信方式以其特有的抗干擾性、多址能力和多徑分集能力，而成為第三代移動通信系統(tǒng)的主要技術(shù)。其中Rake接收技術(shù)是CDMA系統(tǒng)中的一項關(guān)鍵技術(shù)。隨著通信技術(shù)的迅猛發(fā)展，Rake接收技術(shù)以其有效的抗衰落的能力一直是人們研究的熱點。人們不斷的對傳統(tǒng)的Rake接收機進(jìn)行改進(jìn)，獲得性能更佳的Rake接收機。FPGA技術(shù)的快速發(fā)展，也很大的改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計的方法。FPGA以其龐大的規(guī)模、開發(fā)過程投資小、開發(fā)周期短、保密性好等優(yōu)點，為人們對Rake接收機的研究提供了方便。本文旨在設(shè)計一種功耗低、硬件實現(xiàn)相對簡單的Rake接收機結(jié)構(gòu)。首先，本文介紹了Rake接收的相關(guān)理論，對Rake技術(shù)的抗衰落性能進(jìn)行了分析，然后，對各種Rake接收機進(jìn)行了比較，最終提出了一種靈活配置的Rake接收機的改進(jìn)方案，該方案采用了不同的緩沖器結(jié)構(gòu)，能夠更多的節(jié)約硬件資源，整個接收機的功耗更低。最后利用VerilogHDL語言對其中的主要模塊進(jìn)行編程設(shè)計，并在Xilinx公司的集成開發(fā)工具ISE6.1中進(jìn)行仿真，仿真平臺為Spartan-3系列中的XC3S1000芯片。仿真結(jié)果表明了所設(shè)計模塊的正確性。所設(shè)計模塊具有良好的可移植性，能夠被相關(guān)的系統(tǒng)調(diào)用，本文所做工作有一定的實際意義。

標(biāo)簽： FPGA Rake 接收機

上傳時間： 2013-06-21

上傳用戶：gaorxchina
基于ARM的煤礦自動排水監(jiān)控系統(tǒng)的研究

目前，國內(nèi)礦井的排水系統(tǒng)多采用傳統(tǒng)的人工監(jiān)測、繼電器控制的方法。傳統(tǒng)方法設(shè)備運行的自動化程度低、可靠性較差、工人勞動強度大、應(yīng)急能力不足，存在一定的安全隱患，不適應(yīng)數(shù)字化礦井發(fā)展的需要。本課題設(shè)計的自動排水系統(tǒng)采用嵌入式微控制器作為就地控制系統(tǒng)與上位機遠(yuǎn)程監(jiān)控相結(jié)合的方式，提高了工作的可靠性和穩(wěn)定性，具有運行成本低、調(diào)試方便等特點。本文首先根據(jù)某礦井下排水的實際情況，對各種排水形式和相關(guān)設(shè)備進(jìn)行了分析和比較，選擇其中一種典型的排水系統(tǒng)形式作為模型。根據(jù)井下排水系統(tǒng)的運行原理展開研究和論證，制定了井下水位監(jiān)控和水泵啟動方案。在綜合自動控制的相關(guān)理論和傳感器應(yīng)用技術(shù)的基礎(chǔ)上分析了排水系統(tǒng)中需要監(jiān)控的、能夠反映排水系統(tǒng)工作特征的關(guān)鍵參數(shù)，并提出了這些參數(shù)的監(jiān)測方法和這些方法的可行性。全面分析了目前常用的微處理器和實時操作系統(tǒng)，詳細(xì)研究了ARM和μC/OS-Ⅱ的性能和特點，充分利用ARM微處理器高性能、低功耗、低成本的優(yōu)勢，以及μC/OS-Ⅱ可移植性好、開發(fā)成本低的優(yōu)點。選用以ARM7TDMI-S為CPU的LPC2220芯片作為就地控制系統(tǒng)，選用μc/OS-Ⅱ為實時操作系統(tǒng)。并根據(jù)排水系統(tǒng)工作方案和要求設(shè)計了系統(tǒng)和接口硬件電路，完成了系統(tǒng)運行程序代碼的編寫。應(yīng)煤礦信息化發(fā)展趨勢的要求，選用LabVIEW作為上位機監(jiān)控軟件，以串行通訊協(xié)議與井下就地控制系統(tǒng)組成遠(yuǎn)程監(jiān)控系統(tǒng)。從而實現(xiàn)工作人員能夠在地面監(jiān)控室輕松了解到井下水倉水位、各排水設(shè)備工作狀態(tài)等信息，實現(xiàn)了排水系統(tǒng)運行的“避峰就谷”和水泵房的無人化值守。此項研究對礦井的安全生產(chǎn)、節(jié)能降耗和數(shù)字化建設(shè)等工作具有一定參考價值。

標(biāo)簽： ARM 自動排水監(jiān)控系統(tǒng)

上傳時間： 2013-06-04

上傳用戶：Kecpolo