TLV5616 12 位 3微秒 DAC 串行輸入可編程設(shè)置時(shí)間 功耗
上傳時(shí)間： 2013-11-02
上傳用戶：xinyuzhiqiwuwu
占空比可調(diào)矩形波產(chǎn)生電路 multisim仿真
標(biāo)簽： 矩形波 產(chǎn)生電路
上傳時(shí)間： 2013-11-08
上傳用戶：zhengjian
本電路針對過程控制應(yīng)用提供一款完全可編程的通用模擬前端(AFE)，支持2/3/4線RTD配置、帶冷結(jié)補(bǔ)償?shù)臒犭娕驾斎搿螛O性和雙極性輸入電壓、4 mA至20 mA輸入，串行控制的8通道單刀單擲開關(guān)ADG1414用于配置選定的測量模式。
標(biāo)簽： 過程 控制應(yīng)用 可編程 模擬前端
上傳時(shí)間： 2013-10-23
上傳用戶：taozhihua1314
本文簡單探討了verilog HDL設(shè)計(jì)中的可綜合性問題，適合HDL初學(xué)者閱讀 用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 電路要分配到不同的進(jìn)程中。 不要使用枚舉類型的屬性。 Integer應(yīng)加范圍限制。 通常的可綜合代碼應(yīng)該是同步設(shè)計(jì)。 避免門級描述，除非在關(guān)鍵路徑中。
標(biāo)簽： HDL 綜合設(shè)計(jì)
上傳時(shí)間： 2013-10-21
上傳用戶：smallfish
PCB的可制造性與可測試性，很詳細(xì)的pcb學(xué)習(xí)資料。
上傳時(shí)間： 2014-06-22
上傳用戶：熊少鋒
EDA （Electronic Design Automation）即“電子設(shè)計(jì)自動化”，是指以計(jì)算機(jī)為工作平臺，以EDA軟件為開發(fā)環(huán)境，以硬件描述語言為設(shè)計(jì)語言，以可編程器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動化設(shè)計(jì)過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統(tǒng)設(shè)計(jì)中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設(shè)計(jì)開發(fā)領(lǐng)域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領(lǐng)域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設(shè)計(jì)及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進(jìn)行分類，另一種是按功能進(jìn)行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業(yè)軟件公司，業(yè)內(nèi)最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產(chǎn)品而開發(fā)的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨(dú)立于半導(dǎo)體器件廠商，具有良好的標(biāo)準(zhǔn)化和兼容性，適合于學(xué)術(shù)研究單位使用，但系統(tǒng)復(fù)雜、難于掌握且價(jià)格昂貴；后者能針對自己器件的工藝特點(diǎn)作出優(yōu)化設(shè)計(jì)，提高資源利用率，降低功耗，改善性能，比較適合產(chǎn)品開發(fā)單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發(fā)環(huán)境 由半導(dǎo)體公司提供，基本上可以完成從設(shè)計(jì)輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發(fā)流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優(yōu)勢是功能全集成化，可以加快動態(tài)調(diào)試，縮短開發(fā)周期；缺點(diǎn)是在綜合和仿真環(huán)節(jié)與專業(yè)的軟件相比，都不是非常優(yōu)秀的。 (2) 綜合類 這類軟件的功能是對設(shè)計(jì)輸入進(jìn)行邏輯分析、綜合和優(yōu)化，將硬件描述語句（通常是系統(tǒng)級的行為描述語句）翻譯成最基本的與或非門的連接關(guān)系（網(wǎng)表），導(dǎo)出給PLD/FPGA廠家的軟件進(jìn)行布局和布線。為了優(yōu)化結(jié)果，在進(jìn)行較復(fù)雜的設(shè)計(jì)時(shí)，基本上都使用這些專業(yè)的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發(fā)工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對設(shè)計(jì)進(jìn)行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時(shí)、線延時(shí)等的“時(shí)序仿真”（也叫“后仿真”）。復(fù)雜一些的設(shè)計(jì)，一般需要使用這些專業(yè)的仿真軟件。因?yàn)橥瑯拥脑O(shè)計(jì)輸入，專業(yè)軟件的仿真速度比集成環(huán)境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優(yōu)化能力突出，有的仿真模擬功能強(qiáng)，好在多數(shù)工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發(fā)工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設(shè)置直接調(diào)用Modelsim和 Synplify進(jìn)行仿真和綜合。 如果設(shè)計(jì)的硬件系統(tǒng)不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發(fā)環(huán)境中完成整個設(shè)計(jì)流程。如果要進(jìn)行復(fù)雜系統(tǒng)的設(shè)計(jì)，則常規(guī)的方法是多種EDA工具協(xié)調(diào)工作，集各家之所長來完成設(shè)計(jì)流程。
上傳時(shí)間： 2013-11-19
上傳用戶：wxqman
對于電子產(chǎn)品設(shè)計(jì)師尤其是線路板設(shè)計(jì)人員來說，產(chǎn)品的可制造性設(shè)計(jì)（Design For Manufacture，簡稱DFM）是一個必須要考慮的因素，如果線路板設(shè)計(jì)不符合可制造性設(shè)計(jì)要求，將大大降低產(chǎn)品的生產(chǎn)效率，嚴(yán)重的情況下甚至?xí)?dǎo)致所設(shè)計(jì)的產(chǎn)品根本無法制造出來。目前通孔插裝技術(shù)（Through Hole Technology，簡稱THT）仍然在使用，DFM在提高通孔插裝制造的效率和可靠性方面可以起到很大作用，DFM方法能有助于通孔插裝制造商降低缺陷并保持競爭力。本文介紹一些和通孔插裝有關(guān)的DFM方法，這些原則從本質(zhì)上來講具有普遍性，但不一定在任何情況下都適用，不過，對于與通孔插裝技術(shù)打交道的PCB設(shè)計(jì)人員和工程師來說相信還是有一定的幫助。1、排版與布局在設(shè)計(jì)階段排版得當(dāng)可避免很多制造過程中的麻煩。（1）用大的板子可以節(jié)約材料，但由于翹曲和重量原因，在生產(chǎn)中運(yùn)輸會比較困難，它需要用特殊的夾具進(jìn)行固定，因此應(yīng)盡量避免使用大于23cm×30cm的板面。最好是將所有板子的尺寸控制在兩三種之內(nèi)，這樣有助于在產(chǎn)品更換時(shí)縮短調(diào)整導(dǎo)軌、重新擺放條形碼閱讀器位置等所導(dǎo)致的停機(jī)時(shí)間，而且板面尺寸種類少還可以減少波峰焊溫度曲線的數(shù)量。（2）在一個板子里包含不同種拼板是一個不錯的設(shè)計(jì)方法，但只有那些最終做到一個產(chǎn)品里并具有相同生產(chǎn)工藝要求的板才能這樣設(shè)計(jì)。（3）在板子的周圍應(yīng)提供一些邊框，尤其在板邊緣有元件時(shí)，大多數(shù)自動裝配設(shè)備要求板邊至少要預(yù)留5mm的區(qū)域。（4）盡量在板子的頂面(元件面)進(jìn)行布線，線路板底面(焊接面)容易受到損壞。不要在靠近板子邊緣的地方布線，因?yàn)樯a(chǎn)過程中都是通過板邊進(jìn)行抓持，邊上的線路會被波峰焊設(shè)備的卡爪或邊框傳送器損壞。（5）對于具有較多引腳數(shù)的器件（如接線座或扁平電纜），應(yīng)使用橢圓形焊盤而不是圓形，以防止波峰焊時(shí)出現(xiàn)錫橋(圖1)。
上傳時(shí)間： 2013-11-07
上傳用戶：refent
工藝流程波峰焊中的成型工作，是生產(chǎn)過程中效率最低的部分之一，相應(yīng)帶來了靜電損壞風(fēng)險(xiǎn)并使交貨期延長，還增加了出錯的機(jī)會。雙面貼裝A面布有大型IC器件，B面以片式元件為主充分利用PCB空間，實(shí)現(xiàn)安裝面積最小化，效率高單面混裝* 如果通孔元件很少，可采用回流焊和手工焊的方式一面貼裝、另一面插裝* 如果通孔元件很少，可采用回流焊和手工焊的方式
上傳時(shí)間： 2013-11-14
上傳用戶：哈哈hah
半導(dǎo)體的產(chǎn)品很多，應(yīng)用的場合非常廣泛，圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導(dǎo)體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導(dǎo)體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導(dǎo)體元件真正的的核心，是包覆在膠體或陶瓷內(nèi)一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內(nèi)部的晶片，圖三是以顯微鏡將內(nèi)部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當(dāng)引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發(fā)光二極體，其內(nèi)部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負(fù)極的腳上，經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時(shí)，晶片會發(fā)光而使LED發(fā)亮，如圖六所示。 半導(dǎo)體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產(chǎn)品，稱為IC封裝製程，又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡介這兩段的製造程序。
上傳時(shí)間： 2014-01-20
上傳用戶：蒼山觀海
提出了基于雜交粒子群優(yōu)化算法的分布式可再生能源并網(wǎng)的無功優(yōu)化算法，從網(wǎng)損和靜態(tài)電壓穩(wěn)定裕度兩個角度出發(fā)，構(gòu)建了含分布式發(fā)電系統(tǒng)的配電網(wǎng)無功優(yōu)化的數(shù)學(xué)模型。在美國PG＆E 69節(jié)點(diǎn)配電系統(tǒng)上進(jìn)行效驗(yàn)。結(jié)果表明，該算法收斂性好、精度高；分布式電源并網(wǎng)后能有效降低系統(tǒng)的有功網(wǎng)損，提高電壓穩(wěn)定性，對分布式電源并網(wǎng)運(yùn)行具有一定的參考價(jià)值。
標(biāo)簽： 分布式 可再生能源 發(fā)電 并網(wǎng)
上傳時(shí)間： 2014-12-24
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