針對傳統的Max-Log-Map譯碼算法時效性差、存儲空間開銷大的特點，本文對傳統的Max-Log-Map譯碼算法進行了改進。改進的算法對前、后向度量使用了蝶形結構圖，便于DSP實現；將原始幀均分為多個子塊，設計子塊間的并行運算以減小系統延遲；子塊內采取進一步地優化措施，以減小數據存儲量并提高譯碼速率。在DSP C6416平臺上的仿真結果表明了算法的可實現性與可靠性。
標簽： Max-Log-Map DSP 譯碼算法
上傳時間： 2013-11-08
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介紹了包裝機的工作原理及以DSP為處理器的自動包裝機控制系統，采用統一建模語言UML建立系統用例圖，并根據對用例圖的分析建立系統狀態模型。通過編程測試，驗證了本系統不僅滿足了用戶需求而且具有較高的可靠性和可維護性。
標簽： DSP 自動 包裝機 控制系統
上傳時間： 2013-11-04
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目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(DCM)。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標簽： Xilinx FPGA 全局時鐘資源
上傳時間： 2014-01-01
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在衛星的地面測試中，地面模擬系統發送遙控遙測信號并接收衛星的返回信號，將其下變頻到中頻進行解調，從而獲取衛星工作狀態和運行環境，模擬其在軌運行工作情況。針對目前采用有源相控陣天線技術的衛星地面測試，本文設計實現了一種DBF體制的地面模擬系統接收機，該接收機采用超外差式二次變頻設計，具有高增益、低噪聲系數、低群時延波動、良好的通道間幅相一致性和穩定性，同時集成度高，體積小，可制造性強，能夠充分的滿足采用有源相控陣技術的衛星地面測試要求。
標簽： DBF 模擬系統 收機設計
上傳時間： 2013-11-11
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基于以太網的組播速率較低，無法滿足實時系統，且無擁塞控制機制，易出現丟包、亂序等現象；同時，基于以太網組播的應用程序不能直接移植到反射內存網。針對上述問題，提出了一種基于反射內存網的組播實現方案，將組播技術與反射內存網技術相結合，實現了參與組播的各節點間的高速通信。該方案的實現，不僅提高了節點間的通信的可靠性，還提高了基于以太網組播的應用程序的可移植性。
標簽： 反射 內存 網絡 數據組播
上傳時間： 2013-10-10
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利用Matlab的Simulink工具箱建立了QAM 系統的仿真模型，詳細地敘述了仿真參數的設置，分析了仿真結果，仿真結果與理論結果一致。該仿真模型簡單，而且達到了預期的效果。仿真結果表明：通過Matlab 仿真數字通信系統具有較強的可實現性，為實際應用和科學合理地設計QAM通信系統，提供了高效的仿真平臺。
標簽： Matlab_Simulink QAM 通信系統 仿真
上傳時間： 2013-11-24
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該方案具有硬件接口電路簡單、固件程序可移植性強等優點。文中對USB接口電路的原理進行了說明,并給出了硬件連接的原理圖,同時還對固件程序的開發進行了介紹,對實驗結果進行分析,驗證了方案的可行性。
標簽： Blackfin Netchip 2272 532
上傳時間： 2013-10-13
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該方法中數據的傳輸與處理工作分開進行,適用于各種通信協議,軟件實現具有較強的可移植性,提高了對外設的響應速度。經過使用證明,此方法工作穩定可靠,具有較強的實用價值。
標簽： 串行通信 軟件實現
上傳時間： 2013-12-27
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介紹了一種先進的參數可調的數控、數顯智能數字式PID溫度調節器的特點、性能、結構原理。應用該調節器對梭式窯進行控制，取得了很好的效果。該調節器的性能價格比高，有很大的發展前景。關鍵詞：調節器；數字式 PID 調節器；設計；應用 現代控制領域中溫度控制是最重要的課題之一。當今時代，對溫度調節器尤其是高性能的溫度調節器，各行各業的需求與日俱增，然而國內生產的溫控儀大多精度低，參數固定，對上位工控機依賴嚴重，可擴充性差。針對這種情況，研制開發了一種數字式234溫度調節器，并在實際應用中得到了良好的結果。
標簽： PID 數字式 回路 溫度調節器
上傳時間： 2013-11-15
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設計了一種片上系統（SoC）復位電路。該電路能對外部輸入信號進行同步化處理以抑制亞穩態，采用多級D觸發器進行濾波提升抗干擾能力，并且控制產生系統所需的復位時序以滿足軟硬件協同設計需求。同時，完成了可測性設計（DFT）。基于Xilinx spartan-6 FPGA進行了驗證。結果表明該電路可以抑制90 ?滋s以下的外部干擾信號，并能正確產生系統所需的復位信號。
標簽： 片上系統 復位電路
上傳時間： 2014-12-29
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