不間斷電源(UPS)是一種能提供優質電源并保證電源供應連續的電力電子裝置。它的應用范圍廣泛，在很多領域，UPS已經成了標準配置。采用數字信號處理器(DSP)實現UPS的數字化控制是當前許多UPS設計者關注的問題。DSP在UPS中的應用主要集中在兩個方面：一是將各種先進的控制方法用于逆變實時數字控制；二是利用DSP實現更準確更迅速的鎖相環控制。 本文分析了當前逆變控制的各種方案，針對逆變的擾動及諧波周期出現的特點，采用了重復控制來提高逆變輸出的穩態特性。因為重復控制具有一個周期延遲控制的特點，本文也采用了PID控制來改善逆變控制的動態性能。本文分析了目前重復控制的常用方案，在建立UPS逆變濾波電路數學模型的基礎上設計了新的重復控制和PID控制結合的方案。對重復控制與PID復合控制方案在MATLAB中作了仿真。仿真試驗證明了控制方案的有效性。 在硬件方面，設計了在線式UPS系統中DSP的接口電路，其中包括DSP供電電路，蓄電池電壓過低檢測電路，市電及輸出電壓過零檢測等電路。對DSP的資源進行了分配，充分利用了DSP的外設多和速度快的特點。 在軟件方面，設計了各部分的程序，其中包括主程序，軟件鎖相及正弦參考信號生成程序，輸出有效值控制程序以及各種相關的中斷及保護程序。 本文結合實際，搭建了實驗線路，給出了實驗線路的原理及各部分的實驗電路。該實驗電路可對逆變控制過程和鎖相環節進行控制實驗。 本文將PID控制與重復控制相結合，對逆變器輸出進行控制，驗證了重復控制與PID復合控制的有效性。本文還對UPS的DSP數字化控制作了研究，這些都對UPS技術的進步有積極的作用。
上傳時間： 2013-05-17
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隨著計算機技術、通信技術的飛速發展和3C(計算機、通信、消費電子)的融合，嵌入式系統已經滲透到各個領域。在32位嵌入式微處理器市場上，基于ARM(Advanced RISC Machine)內核的微處理器在市場上處于絕對的領導地位，因此追蹤ARM技術的發展趨勢顯得尤為重要。在嵌入式操作系統的選擇上，Linux一直因其內核精簡、代碼開放、易于移植等特點受到廣大嵌入式系統工程師的青睞。另外，嵌入式系統一旦具備網絡接入功能，其信息處理能力更加強大，因此有必要為嵌入式系統構建Web服務器。 本文主要目的是研究基于ARM的嵌入式Linux開發平臺構建，并在此基礎上進行網絡應用程序的開發。 文章深入剖析了ARM9的體系結構，介紹了基于ARM9的S3C2410開發板的特性及資源；闡述了嵌入式操作系統的相關知識及嵌入式Linux移植的基本方法；搭建了移植所需要的開發環境，主要包括在宿主機Linux操作系統下編譯arm-linux交叉編譯工具等；然后詳細闡述了嵌入式Linux開發平臺的構建過程，包括對BootLoader的分析和移植，Linux2.6內核的結構分析、代碼修改以及內核裁減、配置和移植，網卡驅動程序的移植，以及根文件系統的創建。按文中提供的方法和技巧可以很方便的建立一個ARM-Linux開發平臺。 文章最后給出了基于所建平臺的網絡應用，即在上述所建的軟硬件平臺上創建Web服務器Boa，并基于Boa進行應用開發。最終實現了基于Boa嵌入式Web服務器的服務器端表單處理程序，實現了PC機與目標板的動態網頁交互功能，并且，通過PC機IE瀏覽器可以直接控制目標板上的硬件和可執行程序，以實現對目標板的遠程監控功能。
上傳時間： 2013-04-24
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高性能ADC產品的出現，給混合信號測試領域帶來前所未有的挑戰。并行ADC測試方案實現了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。 本文實現了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上，總結了常用ADC參數測試方法和測試流程。使用FPGA實現時域參數評估算法和頻域參數評估算法，并對2個ADC在不同樣本數條件下進行并行測試。 通過在FPGA內部實現ADC測試時域算法和頻域算法相結合的方法來搭建測試系統，完成音頻編解碼器WM8731L的控制模式接口、音頻數據接口、ADC測試時域算法和頻域算法的FPGA實現。整個測試系統使用Angilent 33220A任意信號發生器提供模擬激勵信號，共用一個FPGA內部實現的采樣時鐘控制模塊。并行測試系統將WM8731.L片內的兩個獨立ADC的串行輸出數據分流成左右兩通道，并對其進行串并轉換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現了ADC參數的評估算法。 在樣本數分別為128和4096的實驗條件下，對WM8731L片內2個被測.ADC并行地進行參數評估，被測參數包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數。實驗結果表明，通過在FPGA內配置2個獨立的參數計算模塊，可并行地實現對2個相同ADC的參數評估，減小單個ADC的平均測試時間。 FPGA片內實時評估算法的實現節省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現多個被測ADC在同一時刻并行地被評估，配置靈活?；贔PGA的ADC并行測試方法易于實現，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統。 關鍵詞：ADC測試；并行；參數評估；FPGA；FFT
上傳時間： 2013-07-11
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隨著圖像處理技術的不斷發展，圖像處理技術在國民經濟和社會生活的各個方面都得到了廣泛的運用。與此同時，人們對圖像處理的要求也越來越高。傳統的數字圖像處理器件主要有專用集成芯片（Application Specific Integrated Circuit）和數字信號處理器（Digital Signal Process）。進入20世紀以來，伴隨著半導體技術的發展，現場可編程門陣列FPGA以其應用靈活、集成度高、功能強大、設計周期短、開發成本低的特點，越來越多地被應用在圖像處理領域。大量實踐證明，FPGA的并行處理能力與流水線作業能顯著地提高圖像處理的速度，因此基于FPGA的圖像處理系統有著廣闊的發展前景。 本文研究的是一個在嵌入式視頻監控系統下的圖像預處理子系統。首先實現了一個通用可重復配置的圖像處理算法研究硬件平臺，完成圖像的采集、接收、處理、存儲、輸出等功能。由于FPGA本身具有完全的可重復配置性，所以該架構的硬件平臺可以很方便的升級和重復配置。其次在該平臺上，本文使用Verilog HDL硬件語言在FPGA芯片上實現了多種圖像預處理算法。在實現過程中，為了充分發揮FPGA在并行處理方面的強大功能，本文對算法做了一定的改進，使其盡量能使用并行處理的方式來完成。實驗結果表明，本圖像預處理系統能在毫秒級高速地完成多種圖像算法，完全能夠滿足視頻監控系統50幀/秒的輸出要求。 最后根據視頻監控系統在實際運用中出現的噪聲類型多樣化的情況，我們設計了一種基于反饋理論的圖像處理效果控制模塊。該模塊能通過對處理后圖像峰值信噪比（PSNR）的分析，控制FPGA對下一幅圖像的噪聲采用更有針對性的圖像處理方法。
上傳時間： 2013-05-20
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隨著電子技術的不斷發展和進步，嵌入式系統也越來越廣泛的滲入到人類生活的方方面面。我們生活中常用的手機、數碼相機、掌上電腦、便攜式掃描儀等等都應用到了嵌入式系統。 論文首先介紹了嵌入式系統，包括嵌入式系統的構成、特點、發展趨勢以及FPGA在嵌入式中的應用等，指明嵌入式系統設計一般可分為硬件設計和軟件設計兩部分。 硬件設計部分，首先介紹了FPGA的相關知識，包括FPGA構成、特性、開發工具、開發流程等，并對論文中選用的Altera公司的CyclonⅡ器件做了詳細的介紹。利用SOPC Builder、NiosⅡ等工具設計創建了NiosⅡ CPU內核，添加以太網、Flash、PIO以及VGA接口等模塊，生成了一個Nios CPU內核，完成硬件設計。 軟件設計部分，研究了嵌入式操作系統的發展、種類、特點等，簡單介紹了幾種代表性的嵌入式操作系統。選擇嵌入式操作系統時，綜合考慮了內核、可移植性、可裁剪性、外掛模塊、成本、服務等各種因素，最終選用μCLinux操作系統。詳細介紹了μCLinux的特點、基本架構、代碼結構等。利用NiosⅡIDE為宿主機建立Linux開發環境。在IDE里配置Linux內核和文件系統，編譯后上載到做好的硬件平臺上。啟動μCLinux后將一個C語言編寫的九宮格求解程序下載到開發板中運行，檢驗運行結果，驗證嵌入式系統的正確性。 論文所做的只是嵌入式系統的一個應用實例。實際應用過程中，用戶可以根據自己的實際需要對軟硬件進行修改，以實現不同的功能。
上傳時間： 2013-07-19
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卷積碼是廣泛應用于衛星通信、無線通信等多種通信系統的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現結構比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發展，使用FPGA實現Viterbi譯碼器的設計方法逐漸成為主流。不同通信系統所選用的卷積碼不同，因此設計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統的應用需求，具有很重要的現實意義。 本文設計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎上，重點研究了Viterbi譯碼器核心組成模塊的電路實現算法。本設計中分支度量計算模塊采用只計算可能的分支度量值的方法，節省了資源；加比選模塊使用全并行結構保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結構，大大提高了譯碼速度。在Xilinx ISE8.2i環境下，用VHDL硬件描述語言編寫程序，實現(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎上，擴展了Viterbi譯碼器的通用性，使其能夠對不同的卷積碼譯碼。譯碼器根據不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數。 本文用Simulink搭建編譯碼系統的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩定可靠。最后，使用Simulink產生的數據對本文設計的Viterbi譯碼器的譯碼性能進行了分析，仿真結果表明，在同等條件下，本文設計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當。
上傳時間： 2013-06-24
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軟件無線電思想的出現帶來了接收機實現方式的革新。隨著近年來軟件無線電理論和應用趨于成熟與完善，軟件無線電技術已經被越來越廣泛地應用于無線通信系統和電子測量測試儀器中。數字下變頻技術作為軟件無線電的核心技術之一，在頻譜分析儀中也得到了越來越普遍的應用。 本人參與的手持式頻譜分析儀項目采用的是中頻數字化實現方式，可滿足輕巧，可重配置和低功耗的需求。數字化中頻的關鍵部件數字下變頻器DDC采用的是Intersil公司的ISL5216，這個器件和高性能FPGA共同組成手持頻譜儀的數字信號處理前端。這個數字前端就手持頻譜分析儀來說存在一定的局限性，ISL5216的信號處理帶寬單通道為1 MHz，4個通道級聯為3MHz，未能滿足譜儀分析帶寬日益增加的需求；系統集成度不高，ISL5216的功能要是集成到FPGA，可進一步提高系統集成度，降低物料成本和系統功耗?；谝陨蟽蓚€方面的考慮，現正以手持頻譜分析儀項目為依托，基于Xilinx Spartan3A-DSP系列FPGA實現高速高處理帶寬的DDC。 本論文首先描述了數字下變頻基本理論和結構，對完成各級數字信號處理所涉及的數字正交變換、CORDIC算法、CIC、HB、多相濾波等關鍵算法做了適當介紹；然后介紹了當前主流FPGA的數字信號處理特性和其內部的DSP資源。接著詳細描述了數控振蕩器NCO、復數數字混頻器MIXER、5級CIC濾波器、5級HB濾波器和255階可編程FIR的設計和實現，并對各個模塊的不同實現方式作了對比和仿真測試數據作了分析。最后介紹了所設計DDC在手持頻譜分析儀中的主要應用。
上傳時間： 2013-04-24
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可重構計算技術兼具通用處理器(General-Purpose Processor，GPP)和專用集成電路(Application Specific Integr—ated Circuits，ASIC)的特點，既可以提供硬件高速的特性，又具有軟件可以重新配置的特性。而動態部分可重構技術是可重構計算技術的最新進展之一。該技術的要點就是在系統正常工作的情況下，修改部分模塊的功能，而系統其它模塊能夠照常運行，這樣既節約硬件資源，又增強了系統靈活性。 可重構SoC既可以在處理器上進行編程又可以改變FPGA內部的硬件結構，這使得SoC系統既具有處理器善于控制和運算的特點，又具FPGA靈活的重構特點；由于處理器和FPGA硬件是在同一塊硅片上，使得它們之間的通信寬帶大大提高，這種平臺很適合于容錯算法的實現。 本文基于863計劃項目；動態重構計算機的可信實現關鍵技術，重點研究應用于惡劣環境中FPGA自我容錯的體系結構，提出了一套完整的SoC系統的容錯設計方案，并研究其實現技術，設計實現了實現該技術的硬件平臺和軟件算法，并驗證成功。 論文取得了如下的創新性研究成果： 1、設計了實現動態重構技術的硬件平臺，包括高性能的FPGA(內含入式處理器PowcrPC)、PROM、SRAM、FLASH、串口通信等硬件模塊。 2、說明了動態重構技術的設計規范和設計流程，實現動態重構技術。 3、提出了一種基于動態重構實現容錯的方法，不需要外部處理器干預，由嵌入式處理器負責管理整個過程。 4、設計并實現了嵌入式處理器運行時需要的軟件，主要有兩個功能，首先是從CF卡中讀入重構所需的配置文件，并將配置文件寫進FPGA內部的配置存儲器中，改變FPGA內部的功能。其次，是實現容錯技術的算法。
上傳時間： 2013-04-24
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高速大容量數據采集存儲技術在通信、航天、氣象、雷達等多個領域中擁有著廣泛應用。各領域科技與信息技術不斷發展，對數據的采集和傳輸速率要求越來越高，對數據存儲的速度和容量要求也越來越高。高速數據存儲主要包括存儲介質選取、存儲器控制、數據存儲和總線應用等，如何實時、高速、連續大量地采集存儲數據是一個關鍵性問題。 本文設計了一種基于FPGA控制的高速數據采集存儲系統。該系統選用符合ATA-6規范的IDE硬盤作為數據存儲介質，采用RAID0配置的磁盤陣列形式，并配合板載的128MB內存實現對數據的高速大容量穩定存儲。 該磁盤陣列同時管理五個IDE硬盤，平均數據流達到250MB/s，峰值傳輸速率達到500MB/s，也可以擴展更多硬盤構成大容量的磁盤陣列。系統采用PCI-9054橋芯片與計算機連接，可同時存儲四路AD數據，可以通過人機交互界面實時監控數據采集情況，在計算機上實現整個磁盤陣列的實時控制。
上傳時間： 2013-06-14
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本文對基于FPGA的對象存儲控制器原型的硬件設計進行了研究。主要內容如下： ⑴研究了對象存儲控制器的硬件設計，使其高效完成對象級接口的智能化管理和復雜存儲協議的解析，對對象存儲系統整體性能提升有重要意義?；赟oPC(片上可編程系統)技術，在FPGA(現場可編程門陣列)上實現的對象存儲控制器，具有功能配置靈活，調試方便，成本較低等優點。 ⑵采用Cyclone II器件實現的對象存儲控制器的網絡接口，包含處理器模塊、內存模塊、Flash模塊等核心組成部分，提供千兆以太網的網絡接口和PCI(周邊元件擴展接口)總線的主機接口，還具備電源模塊、時鐘模塊等以保證系統正常運行。在設計實現PCB(印制電路板)時，從疊層設計、布局、布線、阻抗匹配等多方面解決高達100MHz的全局時鐘帶來的信號完整性問題，并基于IBIS模型進行了信號完整性分析及仿真。針對各功能模塊提出了相應的調試策略，并完成了部分模塊的調試工作。 ⑶提出了基于Virtex-4的對象存儲控制器系統設計方案，Virtex-4內嵌PowerPC高性能處理器，可更好地完成對象存儲設備相關的控制和管理工作。實現了豐富的接口設計，包括千兆以太網、光纖通道、SATA(串行高級技術附件)等網絡存儲接口以及較PCI性能更優異的PCI-X(并連的PCI總線)主機接口；提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統硬件的原理圖繪制，通過了設計規則檢查，生成了網表用作下一步設計工作的交付文件。
上傳時間： 2013-04-24
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