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可重構(gòu)計(jì)算機(jī)

小弟撰寫(xiě)的類神經(jīng)pca對(duì)圖片的壓縮與解壓縮,對(duì)來(lái)源圖片training過(guò)後,可使用該張圖像的特性(eigenvalue和eigenvetex)來(lái)對(duì)別張圖解壓縮,非常有趣的方式,再設(shè)定threashol

小弟撰寫(xiě)的類神經(jīng)pca對(duì)圖片的壓縮與解壓縮,對(duì)來(lái)源圖片training過(guò)後,可使用該張圖像的特性(eigenvalue和eigenvetex)來(lái)對(duì)別張圖解壓縮,非常有趣的方式,再設(shè)定threashold時(shí)注意時(shí)值不要過(guò)大,因?yàn)檫@牽涉inverse matrex的計(jì)算.

標(biāo)簽： eigenvalue eigenvetex threashol training

上傳時(shí)間： 2015-12-02

上傳用戶：wpwpwlxwlx
可重構(gòu)24bit音頻過(guò)采樣DAC的FPGA

基于過(guò)采樣和∑-△噪聲整形技術(shù)的DAC能夠可靠地把數(shù)字信號(hào)轉(zhuǎn)換為高精度的模擬信號(hào)(大于等于16位)。采用這一架構(gòu)進(jìn)行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點(diǎn)，例如極低的失配噪聲和更高的可靠性，便于實(shí)現(xiàn)嵌入式集成等，最重要的是可以得到其他DAC結(jié)構(gòu)所無(wú)法達(dá)到的精度和動(dòng)態(tài)范圍。在高精度測(cè)量，音頻轉(zhuǎn)換，汽車電子等領(lǐng)域有著廣泛的應(yīng)用價(jià)值。本文采用∑-△結(jié)構(gòu)以FPGA方式實(shí)現(xiàn)了一個(gè)具有高精度的數(shù)模轉(zhuǎn)換器，在24比特的輸入信號(hào)下，達(dá)到了約150dB的信噪比。作為一個(gè)靈活的音頻DAC實(shí)現(xiàn)方案。該DAC可以對(duì)CD/DVD/HDCD/SACD等多種制式下的音頻信號(hào)進(jìn)行處理，接受并轉(zhuǎn)換采樣率為32/44.1/48/88.2/96/192kHz，字長(zhǎng)為16/18/20/24比特的PCM數(shù)據(jù)，具備良好的兼容性和通用性。由于非線性和不穩(wěn)定性的存在，高階∑-△調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)存在較大的難度。本文綜合大量文獻(xiàn)中的經(jīng)驗(yàn)原則和方法，闡述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計(jì)流程；并據(jù)此設(shè)計(jì)了達(dá)到24bit精度和滿量程輸入范圍的的5階128倍調(diào)制器。本文創(chuàng)新性地提出了∑-△調(diào)制器的一種高效率流水線實(shí)現(xiàn)結(jié)構(gòu)。分析表明，與其他常見(jiàn)的∑-△調(diào)制器實(shí)現(xiàn)結(jié)構(gòu)相比，本方案具有結(jié)構(gòu)簡(jiǎn)單、運(yùn)算單元少等優(yōu)點(diǎn)；此外在同樣信號(hào)采樣率下，調(diào)制器所需的時(shí)鐘頻率大大降低。文中的過(guò)采樣濾波模塊采用三級(jí)半帶濾波器和一個(gè)可變CIC濾波器級(jí)聯(lián)組成，可以達(dá)到最高128倍的過(guò)采樣比，同時(shí)具有良好的通帶和阻帶特性。在半帶濾波器的設(shè)計(jì)中采用了CSD編碼，使結(jié)構(gòu)得到了充分的簡(jiǎn)化。本文提出的過(guò)采樣DAC方案具有可重配置結(jié)構(gòu)，讓使用者能夠方便地控制過(guò)采樣比和調(diào)制器階數(shù)。通過(guò)積分梳狀濾波器的配置，能夠獲得32/64/128倍的不同過(guò)采樣比，從而實(shí)現(xiàn)對(duì)于32～192kHz多種采樣率輸入的處理。在不同輸入字長(zhǎng)情況下，通過(guò)調(diào)制器的重構(gòu)，則可以將調(diào)制器由高精度的5階模式改變?yōu)楣母偷?階模式，滿足不同分辨率信號(hào)輸入時(shí)的不同精度要求。這是本文的另一創(chuàng)新之處。目前，該過(guò)采樣DAC已經(jīng)在XilinxVirtexⅡ系列FPGA器件下得到硬件實(shí)現(xiàn)和驗(yàn)證。測(cè)試表明，對(duì)于從32kHz到192kHz的不同輸入信號(hào)，該DAC模塊輸出1比特碼流的帶內(nèi)信噪比均能滿足24比特?cái)?shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求。

標(biāo)簽： FPGA bit DAC 24

上傳時(shí)間： 2013-07-08

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降壓型同步控制器可采用低至2.2V的工作輸入電源

許多電信和計(jì)算應(yīng)用都需要一個(gè)能夠從非常低輸入電壓獲得工作電源的高效率降壓型 DC/DC 轉(zhuǎn)換器。高輸出功率同步控制器 LT3740 就是這些應(yīng)用的理想選擇，該器件能把 2.2V 至 22V 的輸入電源轉(zhuǎn)換為低至 0.8V 的輸出，並提供 2A 至 20A 的負(fù)載電流。其應(yīng)用包括分布式電源繫統(tǒng)、負(fù)載點(diǎn)調(diào)節(jié)和邏輯電源轉(zhuǎn)換。

標(biāo)簽： 2.2 降壓型同步控制器輸入

上傳時(shí)間： 2013-12-30

上傳用戶：arnold
基于單片機(jī)的現(xiàn)場(chǎng)可編程門(mén)陣列的配置

本文介紹了基于SRAM 查找表的現(xiàn)場(chǎng)可重配置FPGA 的結(jié)構(gòu)和原理，及其配置方法，通過(guò)對(duì)多種配置方法的比較，提出了由單片機(jī)和EPROM 存儲(chǔ)器組成的串行配置方式。這種方式結(jié)構(gòu)簡(jiǎn)單，設(shè)計(jì)保密性好，易于升級(jí)，降低設(shè)計(jì)成本。在大規(guī)?？删幊踢壿嬈骷霈F(xiàn)以前，把器件焊接在電路板上是設(shè)計(jì)數(shù)字系統(tǒng)的最后一步。當(dāng)設(shè)計(jì)存在問(wèn)題并解決后，設(shè)計(jì)者往往不得不重新設(shè)計(jì)印制電路板。設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)效率低。CPLD 、FPGA 出現(xiàn)后，利用其在系統(tǒng)可編程或可重配置功能，設(shè)計(jì)者可以在進(jìn)行邏輯設(shè)計(jì)而未進(jìn)行電路設(shè)計(jì)時(shí)就把CPLD、FPGA 焊接在電路板上，然后在設(shè)計(jì)調(diào)試時(shí)可一次次隨心所欲的改變電路的硬件邏輯關(guān)系，而不用改變電路板的結(jié)構(gòu)。

標(biāo)簽： 單片機(jī) 現(xiàn)場(chǎng)可編程門(mén)陣列

上傳時(shí)間： 2013-10-29

上傳用戶：born2007
類神經(jīng)網(wǎng)路

類神經(jīng)網(wǎng)路，MLP程式碼，可以計(jì)算多層架構(gòu)之類神經(jīng)網(wǎng)路運(yùn)算~C

標(biāo)簽：

上傳時(shí)間： 2013-12-28

上傳用戶：txfyddz
灰色理論下之最基本操作元

灰色理論下之最基本操作元，灰生成之matlab源碼，可很快計(jì)算出數(shù)據(jù)各階之生成結(jié)果

標(biāo)簽： 基本操作

上傳時(shí)間： 2013-12-01

上傳用戶：aappkkee
灰色理論之GM(!,1)模型

灰色理論之GM(!,1)模型，GM(1,1)的matlab源碼，可從生成一直計(jì)算到預(yù)測(cè)值

標(biāo)簽： GM 模型

上傳時(shí)間： 2015-10-27

上傳用戶：yzy6007
災(zāi)色統(tǒng)計(jì)聚類的matlab源碼

災(zāi)色統(tǒng)計(jì)聚類的matlab源碼，可用來(lái)進(jìn)行統(tǒng)計(jì)分析，計(jì)算白化與灰化的情況

標(biāo)簽： matlab

上傳時(shí)間： 2015-10-27

上傳用戶：1583060504
【二項(xiàng)式係數(shù) 運(yùn)算】Dev-C++ 學(xué)習(xí)

【二項(xiàng)式係數(shù) 運(yùn)算】Dev-C++ 學(xué)習(xí)，運(yùn)用Dynamic Programming 動(dòng)態(tài)規(guī)劃計(jì)算

標(biāo)簽： Dev-C

上傳時(shí)間： 2016-09-19

上傳用戶：冇尾飛鉈
重疊20160121

計(jì)算用，省時(shí)省力又方便古力大家多多運(yùn)用計(jì)算用，省時(shí)省力又方便古力大家多多運(yùn)用

標(biāo)簽： 重疊電2016012

上傳時(shí)間： 2016-02-17

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