FIFO（先進先出隊列）通常用于數據的緩存和用于容納異步信號的頻率或相位的差異。本FIFO的實現是利用
雙口RAM 和讀寫地址產生模塊來實現的.FIFO的接口信號包括異步的寫時鐘（wr_clk）和讀時鐘（rd_clk）、
與寫時鐘同步的寫有效（wren）和寫數據（wr_data） 、與讀時鐘同步的讀有效（rden）和讀數據（rd_data）
為了實現正確的讀寫和避免FIFO的上溢或下溢，給出與讀時鐘和寫時鐘分別同步的FIFO的空標志（empty）和
滿標志（full）以禁止讀寫操作。
標簽：
FIFO
wr_clk
RAM
隊列
上傳時間：
2014-01-25
上傳用戶：趙云興
