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器件仿真

  • 利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器(數(shù)碼管)之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短(設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真)、調(diào)試

    利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器(數(shù)碼管)之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短(設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真)、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)。 本設(shè)計(jì)采用自頂向下、混合輸入方式(原理圖輸入—頂層文件連接和VHDL語(yǔ)言輸入—各模塊程序設(shè)計(jì))實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)、下載和調(diào)試。 一、 功能說(shuō)明 已完成功能 1. 完成秒/分/時(shí)的依次顯示并正確計(jì)數(shù); 2. 秒/分/時(shí)各段個(gè)位滿10正確進(jìn)位,秒/分能做到滿60向前進(jìn)位; 3. 定時(shí)鬧鐘:實(shí)現(xiàn)整點(diǎn)報(bào)時(shí),又揚(yáng)聲器發(fā)出報(bào)時(shí)聲音; 4. 時(shí)間設(shè)置,也就是手動(dòng)調(diào)時(shí)功能:當(dāng)認(rèn)為時(shí)鐘不準(zhǔn)確時(shí),可以分別對(duì)分/時(shí)鐘進(jìn)行調(diào)整; 5. 利用多余兩位數(shù)碼管完成秒表顯示:A、精度達(dá)10ms;B、可以清零;C、完成暫停 可以隨時(shí)記時(shí)、暫停后記錄數(shù)據(jù)。 待改進(jìn)功能: 1. 鬧鐘只是整點(diǎn)報(bào)時(shí),不能手動(dòng)設(shè)置報(bào)時(shí)時(shí)間,遺憾之一; 2. 秒表不能向秒進(jìn)位,也就是最多只能記時(shí)100ms; 3. 秒表暫停記錄數(shù)據(jù)后不能在原有基礎(chǔ)上繼續(xù)計(jì)時(shí),而是復(fù)位重新開(kāi)始。 【注意】秒表為后來(lái)添加功能,所以有很多功能不成熟!

    標(biāo)簽: CPLD VHDL 芯片 時(shí)鐘源

    上傳時(shí)間: 2014-01-02

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  • 1.設(shè)計(jì)目的 (1)設(shè)計(jì)交通燈控制器; (2)學(xué)習(xí)狀態(tài)機(jī)的設(shè)計(jì)方法; (3)學(xué)習(xí)原理圖、狀態(tài)機(jī)等多種的設(shè)計(jì)方法進(jìn)行混合設(shè)計(jì); (4)熟練掌握器件設(shè)計(jì)輸入、編譯、仿真和編程的過(guò)程。 2.設(shè)計(jì)內(nèi)

    1.設(shè)計(jì)目的 (1)設(shè)計(jì)交通燈控制器; (2)學(xué)習(xí)狀態(tài)機(jī)的設(shè)計(jì)方法; (3)學(xué)習(xí)原理圖、狀態(tài)機(jī)等多種的設(shè)計(jì)方法進(jìn)行混合設(shè)計(jì); (4)熟練掌握器件設(shè)計(jì)輸入、編譯、仿真和編程的過(guò)程。 2.設(shè)計(jì)內(nèi)容 位于十字路口的交通燈,在A方向和B方向各有紅、黃、綠三盞燈,按所列順序進(jìn)行循環(huán),交通燈循環(huán)順序見(jiàn)表1所示。其中1表示燈亮,0表示燈滅。

    標(biāo)簽: 狀態(tài) 設(shè)計(jì)方法 交通燈控制器 原理圖

    上傳時(shí)間: 2016-03-13

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  • 開(kāi)發(fā)平臺(tái)為ADS1.2。為ARM器件的計(jì)算機(jī)仿真

    開(kāi)發(fā)平臺(tái)為ADS1.2。為ARM器件的計(jì)算機(jī)仿真,仿真內(nèi)容是按鍵對(duì)ARM的控制

    標(biāo)簽: ADS 1.2 ARM 開(kāi)發(fā)平臺(tái)

    上傳時(shí)間: 2016-04-01

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  • 開(kāi)發(fā)平臺(tái)為ADS1.2。為ARM器件的計(jì)算機(jī)仿真

    開(kāi)發(fā)平臺(tái)為ADS1.2。為ARM器件的計(jì)算機(jī)仿真,仿真內(nèi)容是ARM對(duì)LED的控制

    標(biāo)簽: ADS 1.2 ARM 開(kāi)發(fā)平臺(tái)

    上傳時(shí)間: 2013-12-26

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  • 利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器(數(shù)碼管)之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短(設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真)、調(diào)試

    利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器(數(shù)碼管)之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短(設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真)、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)

    標(biāo)簽: CPLD VHDL 芯片 時(shí)鐘源

    上傳時(shí)間: 2013-12-26

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  • 電路仿真器件模型,型號(hào)齊全

    電路仿真器件模型,型號(hào)齊全,經(jīng)驗(yàn)證可靠、實(shí)用。

    標(biāo)簽: 電路仿真 器件 模型 型號(hào)

    上傳時(shí)間: 2017-06-22

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  • 基于Comsol電磁器件的設(shè)計(jì)與仿真

    人工電磁材料由于其特殊的電磁特性,一直是近幾年的研究熱點(diǎn)。美國(guó)Science雜志更將這種材料評(píng)為2003年世界十大突破之一。隨著科技和生產(chǎn)技術(shù)的提高,電磁材料被應(yīng)用于各式各樣的電磁器件當(dāng)中,推動(dòng)了電磁器件的發(fā)展。本文主要運(yùn)用現(xiàn)有的有限元仿真軟件Comsol,成功設(shè)計(jì)和仿真了多種電磁器件,討論了電磁材料的電磁特性參數(shù)對(duì)其性能的影響,并論證了所設(shè)計(jì)出的電磁器件的有效性和正確性。論文主要內(nèi)容有以下五部分:首先,對(duì)整體的坐標(biāo)變換理論進(jìn)行概括,大致介紹了幾種能夠獲取某些電磁材料的坐標(biāo)變換的方法。隨后介紹了Comsol仿真軟件優(yōu)勢(shì),及其在電磁器件上的應(yīng)用。接著,根據(jù)不同的坐標(biāo)變換理論,設(shè)計(jì)并仿真出了各類電磁器件:包括在一般直角坐標(biāo)系下的波束分束器,在折疊變換下的外斗篷電磁隱身,和在共形變換下的共形透鏡。論述了這些器件的應(yīng)用價(jià)值。最后,根據(jù)倏逝波和金屬表面的等離子共振效應(yīng),設(shè)計(jì)出了鍍金膜錐形光纖傳感,對(duì)其傳感性能進(jìn)行研究,為設(shè)計(jì)高靈敏度傳感器提供了理論依據(jù)。關(guān)鍵詞:電磁材料:Comsol:坐標(biāo)變換;電磁器件區(qū)J

    標(biāo)簽: comsol 電磁器件

    上傳時(shí)間: 2022-06-19

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  • 基于DSP的IGBT勵(lì)磁系統(tǒng)研究與仿真.rar

    勵(lì)磁調(diào)節(jié)系統(tǒng)是同步發(fā)電機(jī)的重要組成部分,對(duì)同步發(fā)電機(jī)乃至電力系統(tǒng)的安全穩(wěn)定運(yùn)行有著重要影響。隨著電力系統(tǒng)規(guī)模的不斷增大,系統(tǒng)結(jié)構(gòu)和運(yùn)行方式日趨復(fù)雜,對(duì)同步發(fā)電機(jī)勵(lì)磁控制系統(tǒng)運(yùn)行的可靠性、穩(wěn)定性、經(jīng)濟(jì)性和靈活性提出了更高的要求。本文根據(jù)勵(lì)磁調(diào)節(jié)器的國(guó)內(nèi)外發(fā)展趨勢(shì),研究開(kāi)發(fā)了以TMS320F2812芯片為控制核心的同步發(fā)電機(jī)DSP勵(lì)磁調(diào)節(jié)器。 本文首先介紹了數(shù)字勵(lì)磁的發(fā)展歷程、特點(diǎn)及應(yīng)用范圍,然后介紹了同步發(fā)電機(jī)勵(lì)磁控制系統(tǒng)的國(guó)內(nèi)外發(fā)展?fàn)顩r及趨勢(shì),提出了基于數(shù)字信號(hào)處理器 TMS320F2812 控制的絕緣柵雙極晶體管(IGBT)微機(jī)勵(lì)磁系統(tǒng)的結(jié)構(gòu)和設(shè)計(jì)方案。 在詳細(xì)解釋功率器件 IGBT 和控制器件TMS320F2812芯片基礎(chǔ)上,提出了勵(lì)磁系統(tǒng)的主要硬件設(shè)計(jì)及軟件實(shí)現(xiàn)方法;完成了IGBT勵(lì)磁裝置主回路和 IGBT 保護(hù)及驅(qū)動(dòng)單元的設(shè)計(jì);進(jìn)行調(diào)節(jié)器硬件設(shè)計(jì),給出了硬件原理圖和軟件流程圖;利用TMS320F2812芯片強(qiáng)大的數(shù)據(jù)處理能力和豐富的片內(nèi)外設(shè)和高速的實(shí)時(shí)處理能力,用單片系統(tǒng)結(jié)構(gòu)實(shí)現(xiàn)了交流采樣、變速積分 PID控制算法、PWM功率調(diào)節(jié)和系統(tǒng)保護(hù)等功能。TMS320F2812芯片的引入,大大簡(jiǎn)化了勵(lì)磁控制器的硬件結(jié)構(gòu),提高了勵(lì)磁系統(tǒng)的抗干擾能力和可靠性。 最后,為驗(yàn)證所設(shè)計(jì)的勵(lì)磁調(diào)節(jié)器的有效性和控制效果,采用 MATLAB 中 SIMULINK 仿真平臺(tái),設(shè)計(jì)了勵(lì)磁控制系統(tǒng)各環(huán)節(jié)的仿真模型。仿真結(jié)果表明,采用 TMS320F2812的同步發(fā)電機(jī)IGBT勵(lì)磁系統(tǒng)具有響應(yīng)快速、調(diào)節(jié)靈敏、控制性能優(yōu)良等特點(diǎn)。

    標(biāo)簽: IGBT DSP 勵(lì)磁

    上傳時(shí)間: 2013-07-29

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  • 基于FPGA/CPLD實(shí)現(xiàn)的FFT算法與仿真分析

    可編程邏輯器件FPGA(現(xiàn)場(chǎng)可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來(lái)越多的應(yīng)用于數(shù)字信號(hào)處理領(lǐng)域,與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號(hào)處理器)相比,基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號(hào)處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性,能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲(chǔ)單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu),提高了FFT的運(yùn)算速度。同時(shí),流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng),這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器,降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度,本文在深入研究各種乘法器算法的基礎(chǔ)上,為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí),本文采用改進(jìn)的布斯算法,用以減少部分積的個(gè)數(shù)。同時(shí),使用華萊士樹(shù)結(jié)構(gòu)和4-2壓縮器對(duì)部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過(guò)設(shè)計(jì)相應(yīng)的存儲(chǔ)單元,地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符,證明了本文所提出的算法的正確性。 另外,本文還對(duì)設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案,在乘法器內(nèi)加入一級(jí)流水線寄存器,使FFT的速度能夠提高到當(dāng)前速度的兩倍,這在實(shí)時(shí)性要求較高的場(chǎng)合具有極高的實(shí)用價(jià)值。

    標(biāo)簽: FPGA CPLD FFT 算法

    上傳時(shí)間: 2013-07-18

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  • 嵌入式USB總線器件端處理器的FPGA實(shí)現(xiàn)研究

      本文提出了一種適合于嵌入式SoC的USB器件端處理器的硬件實(shí)現(xiàn)結(jié)構(gòu)。并主要研究了USB器件端處理器的RTL級(jí)實(shí)現(xiàn)及FPGA原型驗(yàn)證、和ASIC實(shí)現(xiàn)研究,包括從模型建立、算法仿真、各個(gè)模塊的RTL級(jí)設(shè)計(jì)及仿真、FPGA的下載測(cè)試和ASIC的綜合分析。它的速度滿足預(yù)定的48MHz,等效門面積不超過(guò)1萬(wàn)門,完全可應(yīng)用于SOC設(shè)計(jì)中。  本文重點(diǎn)對(duì)嵌入式USB器件端處理器的FPGA實(shí)現(xiàn)作了研究。為了準(zhǔn)確測(cè)試本處理器的運(yùn)行情況,本文應(yīng)用串口傳遞測(cè)試數(shù)據(jù)入FPGA開(kāi)發(fā)板,測(cè)試模塊讀入測(cè)試數(shù)據(jù),發(fā)送入PC機(jī)的主機(jī)端。通過(guò)NI-VISA充當(dāng)軟件端,檢驗(yàn)測(cè)試數(shù)據(jù)的正確。     

    標(biāo)簽: FPGA USB 嵌入式 器件

    上傳時(shí)間: 2013-07-24

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