遙感圖像在人類生活和軍事領域的應用日益廣泛,適合各種要求的遙感圖像編碼技術具有重要的現實意義。基于小波變換的內嵌編碼技術已成為當前靜止圖像編碼領域的主流,其中就包括基于分層樹集合分割排序(Set Partitioning inHierarchical Trees,SPIHT)的內嵌編碼算法。這種算法具有碼流可隨機獲取以及良好的恢復圖像質量等特性,因此成為實際應用中首選算法。隨著對圖像編碼技術需求的不斷增長,尤其是在軍事應用領域如衛星偵察等方面,這種編碼算法亟待轉換為可應用的硬件編碼器。 在靜止圖像編碼領域,高性能的圖像編碼器設計一直是相關研究人員不懈追求的目標。本文針對靜止圖像編碼器的設計作了深入研究,并致力于高性能的圖像編碼算法實現結構的研究,提出了具有創新性的降低計算量、存儲量,提高壓縮性能的算法實現結構,并成功應用于圖像編碼硬件系統中。這個方案還支持壓縮比在線可調,即在不改變硬件框架的條件下可按用戶要求實現16倍到2倍的壓縮,以適應不同的應用需求。本文所做的工作包括了兩個部分。 1.一種基于行的實時提升小波變換實現結構:該結構同時處理行變換和列變換,并且在圖像邊界采用對稱擴展輸出邊界數據,使得圖像小波變換時間與傳統的小波變換相比提高了將近2.6倍,提高了硬件系統的實時性。該結構還合理地利用和調度內部緩沖器,不需要外部緩沖器,大大降低了硬件系統對存儲器的要求。 2.一種采用左遍歷的比特平面并行SPIHT編碼結構:在該編碼結構中,空間定位生成樹采用深度優先遍歷方式,比特平面同時處理極大地提高了編碼速度。
上傳時間: 2013-06-17
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可靠通信要求消息從信源到信宿盡量無誤傳輸,這就要求通信系統具有很好的糾錯能力,如使用差錯控制編碼。自仙農定理提出以來,先后有許多糾錯編碼被相繼提出,例如漢明碼,BCH碼和RS碼等,而C。Berrou等人于1993年提出的Turbo碼以其優異的糾錯性能成為通信界的一個里程碑。 然而,Turbo碼迭代譯碼復雜度大,導致其譯碼延時大,故而在工程中的應用受到一定限制,而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法,很好地解決了并行訪問存儲器沖突的問題。 本論文在現場可編程門陣列(FPGA)平臺上實現了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現的并行Turbo編譯碼器在時鐘頻率為33MHz,幀長為1024比特,并行子譯碼器數和最大迭代次數均為4時,可支持8.2Mbps的編譯碼數掘吞吐量,而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設計了系統開發板。該開發板可提供高速以太網MAC/PHY和PCI接口,很好地滿足了通信系統需求。系統測試結果表明,本文所實現的并行Turbo編譯碼器及其開發板運行正確、有效且可靠。 本論文主要分為五章,第一章為緒論,介紹Turbo碼背景和硬件實現相關技術。第二章為基于幀分裂和歸零的并行Turbo編碼的設計與實現,分別介紹了編碼器和譯碼器的RTL設計,還提出了一種基于多端口存儲器的并行子交織器和解交織器設計。第三章討論了使用NIOS處理器的SOC架構,使用SOC架構處理系統和基于NIOSII處理器和uC/0S一2操作系統的架構。第四章介紹了FPGA系統開發板設計與調試的一些工作。最后一章為本文總結及其展望。
上傳時間: 2013-04-24
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視頻監控一直是人們關注的應用技術熱點之一,它以其直觀、方便、信息內容豐富而被廣泛用于在電視臺、銀行、商場等場合。在視頻圖像監控系統中,經常需要對多路視頻信號進行實時監控,如果每一路視頻信號都占用一個監視器屏幕,則會大大增加系統成本。視頻圖像畫面分割器主要功能是完成多路視頻信號合成一路在監視器顯示,是視頻監控系統的核心部分。 傳統的基于分立數字邏輯電路甚至DSP芯片設計的畫面分割器的體積較大且成本較高。為此,本文介紹了一種基于FPGA技術的視頻圖像畫面分割器的設計與實現。 本文對視頻圖像畫面分割技術進行了分析,完成了基于ITU-RBT.656視頻數據格式的畫面分割方法設計;系統采用Xilinx公司的FPGA作為核心控制器,設計了視頻圖像畫面分割器的硬件電路,該電路在FPGA中,將數字電路集成在一起,電路結構簡潔,具有較好的穩定性和靈活性;在硬件電路平臺基礎上,以四路視頻圖像分割為例,完成了I2C總線接口模塊,異步FIFO模塊,有效視頻圖像數據提取模塊,圖像存儲控制模塊和圖像合成模塊的設計,首先,由攝像頭采集四路模擬視頻信號,經視頻解碼芯片轉換為數字視頻圖像信號后送入異步FIFO緩沖。然后,根據畫面分割需要進行視頻圖像數據抽取,并將抽取的視頻圖像數據按照一定的規則存儲到圖像存儲器。最后,按照數字視頻圖像的數據格式,將四路視頻圖像合成一路編碼輸出,實現了四路視頻圖像分割的功能。從而驗證了電路設計和分割方法的正確性。 本文通過由FPGA實現多路視頻圖像的采集、存儲和合成等邏輯控制功能,I2C總線對兩片視頻解碼器進行動態配置等方法,實現四路視頻圖像的輪流采集、存儲和圖像的合成,提高了系統集成度,并可根據系統需要修改設計和進一步擴展功能,同時提高了系統的靈活性。
上傳時間: 2013-04-24
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隨著人們對無線通信需求和質量的要求越來越高,無線通信設備的研發也變得越來越復雜,系統測試在整個設備研發過程中所占的比重也越來越大。為了能夠盡快縮短研發周期,測試人員需要在實驗室模擬出無線信道的各種傳播特性,以便對所設計的系統進行調試與測試。無線信道仿真器是進行無線通信系統硬件調試與測試不可或缺的儀器之一。 本文設計的無線信道仿真器是以Clarke信道模型為參考,采用基于Jakes模型的改進算法,使用Altera公司的StratixⅡ EP2S180模擬實現了頻率選擇性衰落信道。信道仿真器實現了四根天線數據的上行接收,每根天線由八條可分辨路徑,每條可分辨路徑由64個反射體構成,每根天線可分辨路徑和反射體的數目可以獨立配置。通過對每個反射體初始角度和初始相位的設置,并且保證反射體的角度和相位是均勻分布的隨機數,可以使得同一條路徑不同反射體之間的非相關特性,得到的多徑傳播信道是一個離散的廣義平穩非相關散射模型(WSSUS)。無線信道仿真器模擬了上行數據傳輸環境,上行數據由后臺產生后儲存在單板上的SDRAM中。啟動測試之后,上行數據在CPU的控制下通過信道仿真器,然后送達基帶處理板解調,最后測試數據的誤碼率和誤塊率,從而分析基站的上行接收性能。 首先,本文研究了3GPP TS 25.141協議中對通信設備測試的要求和無線信道自身的特點,完成了對無線信道仿真器系統設計方案的吸收和修改。 其次,針對FPGA內部資源結構,研究了信道仿真器FPGA實現過程中的困難和資源的消耗,進行了模塊劃分。主要完成了時延模塊、瑞利衰落模塊、背板接口模塊等的RTL級代碼的開發、仿真、綜合和板上調試;完成了FPGA和后臺軟件的聯合調試;完成了兩天線到四天線的改版工作,使FPGA內部的工作頻率翻了一倍,大幅降低了FPGA資源的消耗。 最后,在完成無線信道仿真器的硬件設計之后,對無線信道仿真器的測試根據3GPP TS 25.141 V6.13.0協議中的要求進行,即在數據誤塊率(BLER)一定的情況下,對不同信道傳播環境和不同傳輸業務下的信噪比(Eb/No)進行測試,單天線和多天線的測試結果符合協議中規定的信噪比(Eb/No)的要求。
上傳時間: 2013-04-24
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16位帶有并行預置功能的右移移位寄存器,CLK1是時鐘信號, LOAD是并行數據使能信號,QB是串行輸出端口
上傳時間: 2013-04-24
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簡介直流斬波器工作原理,有直流展播電路阿四分紅派個 一個一個
上傳時間: 2013-06-12
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四位全加器verilog源碼,簡單實用!歡迎下載
上傳時間: 2013-05-16
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LCD仿真器是一種電子產品的輔助開發工具。目前LCD(液晶屏)在各種電子產品的使用越來越廣泛,開發人員在開發帶LCD的產品時會用到各種各樣的LCD,這些LCD或是現有的,或是定制,現有的LCD不一定能完全滿足設計需要,定制LCD需要時間,需要資金,做好后還有修改的可能性,造成不必要的浪費。傳統的做法是用LED(發光管)+驅動電路來仿真LCD,其弊端有四,一、電路復雜,功耗大,100多點的LCD電流將達1A左右。二、圖案逼真性差,不直觀。三、制作、修改困難,靈活性差。四、通用性不強。 LCD仿真器完全克服了以上存在的問題,她采用軟硬件結合的方法,充分發揮軟件在作圖、運算方面的優勢,使仿真的圖案與目標LCD圖案完全一致,仿真LCD特性與目標LCD特性幾乎一樣,并提供強大的LCD圖形編輯工具,對于不 同的LCD產品,LCD仿真器硬件不必更換,只需制作不同的LCD圖案,她的靈活性、通用性將是您開發LCD產品的理想選擇。 LCD仿真器由采樣板、仿真軟件和LCD圖形編輯軟件組成,采樣板通過USB口與PC機通信。 LCD仿真器可以方便地與HT1621、Winbond、SAMSUNG,中穎、十速HOLTEK、義隆等帶LCD DRIVER的單片機連接。
上傳時間: 2013-06-22
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1、 利用FLEX10的片內RAM資源,根據DDS原理,設計產生正弦信號的各功能模塊和頂層原理圖; 2、 利用實驗板上的TLC7259轉換器,將1中得到的正弦信號,通過D/A轉換,通過ME5534濾波后在示波器上觀察; 3、 輸出波形要求: 在輸入時鐘頻率為16KHz時,輸出正弦波分辨率達到1Hz; 在輸入時鐘頻率為4MHz時,輸出正弦波分辨率達到256Hz; 4、 通過RS232C通信,實現FPGA和PC機之間串行通信,從而實現用PC機改變頻率控制字,實現對輸出正弦波頻率的控制。
上傳時間: 2013-09-06
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第二部分:DRAM 內存模塊的設計技術..............................................................143第一章 SDR 和DDR 內存的比較..........................................................................143第二章 內存模塊的疊層設計.............................................................................145第三章 內存模塊的時序要求.............................................................................1493.1 無緩沖(Unbuffered)內存模塊的時序分析.......................................1493.2 帶寄存器(Registered)的內存模塊時序分析...................................154第四章 內存模塊信號設計.................................................................................1594.1 時鐘信號的設計.......................................................................................1594.2 CS 及CKE 信號的設計..............................................................................1624.3 地址和控制線的設計...............................................................................1634.4 數據信號線的設計...................................................................................1664.5 電源,參考電壓Vref 及去耦電容.........................................................169第五章 內存模塊的功耗計算.............................................................................172第六章 實際設計案例分析.................................................................................178 目前比較流行的內存模塊主要是這三種:SDR,DDR,RAMBUS。其中,RAMBUS內存采用阻抗受控制的串行連接技術,在這里我們將不做進一步探討,本文所總結的內存設計技術就是針對SDRAM 而言(包括SDR 和DDR)。現在我們來簡單地比較一下SDR 和DDR,它們都被稱為同步動態內存,其核心技術是一樣的。只是DDR 在某些功能上進行了改進,所以DDR 有時也被稱為SDRAM II。DDR 的全稱是Double Data Rate,也就是雙倍的數據傳輸率,但是其時鐘頻率沒有增加,只是在時鐘的上升和下降沿都可以用來進行數據的讀寫操作。對于SDR 來說,市面上常見的模塊主要有PC100/PC133/PC166,而相應的DDR內存則為DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
上傳時間: 2014-01-13
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