正弦波逆變器理論基礎(chǔ)知識(shí),劉鳳君老師作品,對(duì)初學(xué)者和正在進(jìn)行逆變器設(shè)計(jì)及改進(jìn)會(huì)有幫助
標(biāo)簽: 正弦波逆變器
上傳時(shí)間: 2013-07-06
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高性能ADC產(chǎn)品的出現(xiàn),給混合信號(hào)測(cè)試領(lǐng)域帶來前所未有的挑戰(zhàn)。并行ADC測(cè)試方案實(shí)現(xiàn)了多個(gè)ADC測(cè)試過程的并行化和實(shí)時(shí)化,減少了單個(gè)ADC的平均測(cè)試時(shí)間,從而降低ADC測(cè)試成本。 本文實(shí)現(xiàn)了基于FPGA的ADC并行測(cè)試方法。在閱讀相關(guān)文獻(xiàn)的基礎(chǔ)上,總結(jié)了常用ADC參數(shù)測(cè)試方法和測(cè)試流程。使用FPGA實(shí)現(xiàn)時(shí)域參數(shù)評(píng)估算法和頻域參數(shù)評(píng)估算法,并對(duì)2個(gè)ADC在不同樣本數(shù)條件下進(jìn)行并行測(cè)試。 通過在FPGA內(nèi)部實(shí)現(xiàn)ADC測(cè)試時(shí)域算法和頻域算法相結(jié)合的方法來搭建測(cè)試系統(tǒng),完成音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測(cè)試時(shí)域算法和頻域算法的FPGA實(shí)現(xiàn)。整個(gè)測(cè)試系統(tǒng)使用Angilent 33220A任意信號(hào)發(fā)生器提供模擬激勵(lì)信號(hào),共用一個(gè)FPGA內(nèi)部實(shí)現(xiàn)的采樣時(shí)鐘控制模塊。并行測(cè)試系統(tǒng)將WM8731.L片內(nèi)的兩個(gè)獨(dú)立ADC的串行輸出數(shù)據(jù)分流成左右兩通道,并對(duì)其進(jìn)行串并轉(zhuǎn)換。然后對(duì)左右兩個(gè)通道分別配置一個(gè)FFT算法模塊和時(shí)域算法模塊,并行地實(shí)現(xiàn)了ADC參數(shù)的評(píng)估算法。 在樣本數(shù)分別為128和4096的實(shí)驗(yàn)條件下,對(duì)WM8731L片內(nèi)2個(gè)被測(cè).ADC并行地進(jìn)行參數(shù)評(píng)估,被測(cè)參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號(hào)與噪聲諧波失真比SINAD、總諧波失真THD等5個(gè)常用參數(shù)。實(shí)驗(yàn)結(jié)果表明,通過在FPGA內(nèi)配置2個(gè)獨(dú)立的參數(shù)計(jì)算模塊,可并行地實(shí)現(xiàn)對(duì)2個(gè)相同ADC的參數(shù)評(píng)估,減小單個(gè)ADC的平均測(cè)試時(shí)間。 FPGA片內(nèi)實(shí)時(shí)評(píng)估算法的實(shí)現(xiàn)節(jié)省了測(cè)試樣本傳輸至自動(dòng)測(cè)試機(jī)PC端的時(shí)間。而且只需將HDL代碼多次復(fù)制,就可實(shí)現(xiàn)多個(gè)被測(cè)ADC在同一時(shí)刻并行地被評(píng)估,配置靈活。基于FPGA的ADC并行測(cè)試方法易于實(shí)現(xiàn),具有可行性,但由于噪聲的影響,測(cè)試精度有待進(jìn)一步提高。該方法可用于自動(dòng)測(cè)試機(jī)的混合信號(hào)選項(xiàng)卡或測(cè)試子系統(tǒng)。 關(guān)鍵詞:ADC測(cè)試;并行;參數(shù)評(píng)估;FPGA;FFT
上傳時(shí)間: 2013-07-11
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隨著科學(xué)技術(shù)的快速發(fā)展和數(shù)據(jù)采集系統(tǒng)的廣泛應(yīng)用,人們對(duì)數(shù)據(jù)采集系統(tǒng)的速度、精度、易操作性以及實(shí)時(shí)性的要求也在不斷地提高。通用串行總線USB作為一種新型的微機(jī)總線接口規(guī)范,以其使用方便、易于擴(kuò)展、速度快等優(yōu)點(diǎn)而被廣泛地應(yīng)用于數(shù)據(jù)采集系統(tǒng)中。現(xiàn)場(chǎng)可編程門陣列最大的特點(diǎn)是結(jié)構(gòu)靈活,開發(fā)周期較短,適合于實(shí)時(shí)信號(hào)處理,已被廣泛應(yīng)用于通信、數(shù)據(jù)采集、圖像處理等諸多領(lǐng)域。 @@ 本文充分利用USB和FPGA的上述優(yōu)點(diǎn),設(shè)計(jì)了一種基于USB2.0技術(shù)和FPGA技術(shù)相結(jié)合的高速數(shù)據(jù)采集系統(tǒng)。 @@ 首先,對(duì)數(shù)據(jù)采集基本理論及系統(tǒng)相關(guān)技術(shù)進(jìn)行了簡(jiǎn)單地介紹。 @@ 其次,對(duì)以ADC轉(zhuǎn)換器(TLC5510)、FPGA芯片(EP1C6Q240C8)為控制器和USB接口芯片(CY7C68013A-56,簡(jiǎn)稱FX2)為主的數(shù)據(jù)采集系統(tǒng)進(jìn)行了硬件設(shè)計(jì)和分析,并在此設(shè)計(jì)的基礎(chǔ)上給出相應(yīng)的原理圖、PCB。硬件設(shè)計(jì)主要包括FPGA與ADC和FX2之間的接口電路設(shè)計(jì)以及硬件邏輯設(shè)計(jì)。 @@ 再次,根據(jù)系統(tǒng)需求,對(duì)系統(tǒng)軟件部分進(jìn)行了設(shè)計(jì),分三部分:一是為滿足FX2在USB上的最大傳輸速率而編寫的固件程序;二是在PC機(jī)中的WindowsXP系統(tǒng)下利用GPD編寫USB設(shè)備驅(qū)動(dòng)程序;三是充分了解FX2的主要功能特點(diǎn),并編寫出應(yīng)用程序。 @@ 最后,對(duì)系統(tǒng)的軟硬件進(jìn)行了調(diào)試,給出了調(diào)試結(jié)果和分析,對(duì)出現(xiàn)的問題給出了解決方案。結(jié)果表明,系統(tǒng)符合設(shè)計(jì)要求。 @@關(guān)鍵詞:USB2.0;FPGA;SOPC;數(shù)據(jù)采集;固件;
上傳時(shí)間: 2013-06-21
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作為性能優(yōu)異的糾錯(cuò)編碼,Turbo碼自誕生以來就一直受到理論界以及工程應(yīng)用界的關(guān)注。TD—SCDMA是我國(guó)擁有自主知識(shí)產(chǎn)權(quán)的3G通信標(biāo)準(zhǔn),該標(biāo)準(zhǔn)把Turbo碼是作為前向糾錯(cuò)體制,但Turbo碼的譯碼算法比較復(fù)雜并且需要多次迭代,這造成Turbo碼譯碼延時(shí)大,譯碼速度慢,因此限制了Turbo碼的實(shí)際應(yīng)用。因此有必要研究如何將現(xiàn)有的Turbo碼譯碼算法進(jìn)行簡(jiǎn)化,加速,使其轉(zhuǎn)化成為適合在硬件上實(shí)現(xiàn)的算法,將實(shí)驗(yàn)室的理論研究成果轉(zhuǎn)化成為硬件產(chǎn)品。 論文主要的研究?jī)?nèi)容有以下兩點(diǎn): 其一,提出信道自適應(yīng)迭代譯碼方案。在事先設(shè)定最大迭代次數(shù)的情況下,自適應(yīng)Turbo碼譯碼算法能夠根據(jù)信道的變化自動(dòng)調(diào)整迭代次數(shù)。 仿真結(jié)果表明:該自適應(yīng)迭代譯碼方案能夠根據(jù)信道的變化自動(dòng)調(diào)整迭代次數(shù),在保證譯碼性能基本上沒有損失的情況下,有效減少譯碼時(shí)間,明顯提高譯碼速度。 其二,根據(jù)得到的信道自適應(yīng)迭代譯碼方案,借助Xilinx公司Spartan3 FPGA硬件平臺(tái),使用Verilog硬件描述語(yǔ)言,將用C/C++語(yǔ)言寫成的信道自適應(yīng)迭代譯碼算法轉(zhuǎn)化成為硬件設(shè)計(jì)實(shí)現(xiàn),得到硬件電路,并對(duì)得到的譯碼器硬件電路進(jìn)行測(cè)試。 測(cè)試結(jié)果表明:隨著信道的變化,硬件電路的譯碼速度也隨之自動(dòng)變化,信噪比越高譯碼速度越快,并且硬件譯碼器性能(誤比特率)與實(shí)驗(yàn)仿真基本一致。
上傳時(shí)間: 2013-05-31
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在現(xiàn)代電子系統(tǒng)中,數(shù)字化已經(jīng)成為發(fā)展的必然趨勢(shì),接收機(jī)數(shù)字化是電子系統(tǒng)數(shù)字化中的一項(xiàng)重要內(nèi)容,對(duì)數(shù)字化接收機(jī)的研究具有重要的意義。隨著數(shù)字化理論和微電子技術(shù)的迅速發(fā)展,高速的中頻數(shù)字化接收機(jī)的實(shí)現(xiàn)已經(jīng)成為可能。本文研究了一種基于FPGA的軟件無(wú)線電數(shù)字接收平臺(tái)的設(shè)計(jì),并著重研究了其中數(shù)字中頻處理單元的設(shè)計(jì)和實(shí)現(xiàn)。FPGA器件具有設(shè)計(jì)靈活、開發(fā)周期短和開發(fā)成本低等優(yōu)點(diǎn),所以廣泛應(yīng)用于各種通信系統(tǒng)中。相比于傳統(tǒng)的DSP串行結(jié)構(gòu),F(xiàn)PGA能夠進(jìn)行流水線性設(shè)計(jì),對(duì)數(shù)據(jù)進(jìn)行并行處理,所以FPGA在進(jìn)行數(shù)據(jù)量大,要求實(shí)時(shí)處理的系統(tǒng)設(shè)計(jì)時(shí)有很大的優(yōu)勢(shì)。 本文首先首先分析了軟件無(wú)線電當(dāng)前的發(fā)展趨勢(shì)及技術(shù)現(xiàn)狀,針對(duì)存在的處理速度跟不上的DSP瓶頸問題,提出了中頻軟件無(wú)線電的FPGA實(shí)現(xiàn)方案。本文以FPGA實(shí)現(xiàn)為重點(diǎn),在深入分析軟件無(wú)線電相關(guān)理論的基礎(chǔ)上,著重研究和完成了中頻軟件無(wú)線電數(shù)字接收平臺(tái)兩大模塊的FPGA實(shí)現(xiàn):數(shù)字下變頻相關(guān)模塊和數(shù)字調(diào)制解調(diào)模塊。其中,在深入研究數(shù)字下變頻實(shí)現(xiàn)結(jié)構(gòu)的基礎(chǔ)上,首先對(duì)數(shù)字下變頻模塊的數(shù)控振蕩器(NCO)采用了直接頻率合成技術(shù)(DDS)實(shí)現(xiàn),其頻率分辨率高,靈活,易于實(shí)現(xiàn);高效抽取濾波器組由積分梳狀濾波器(CIC),半帶濾波器(HB),F(xiàn)IR濾波器組成。對(duì)積分梳狀濾波器(CIC)本文采用了Hogenaur“剪除”理論對(duì)內(nèi)部寄存器的位寬進(jìn)行改進(jìn),極大地節(jié)約了資源,提高了運(yùn)行速率。對(duì)FIR濾波器和半帶濾波器采用了(DA)分布式算法,它的運(yùn)行速度只與數(shù)據(jù)的寬度有關(guān),只有加減法運(yùn)算和二進(jìn)制除法,既縮減了系統(tǒng)資源又大大節(jié)省了運(yùn)算時(shí)間,實(shí)現(xiàn)了高效的實(shí)時(shí)處理。對(duì)數(shù)字調(diào)制解調(diào)模塊,重點(diǎn)研究和完成了2ASK和2FSK的調(diào)制解調(diào)的FPGA實(shí)現(xiàn),模塊有很好的通用性,能方便地移植到其它的系統(tǒng)中。在文章的最后還對(duì)整個(gè)系統(tǒng)進(jìn)行了Matlab仿真,驗(yàn)證了系統(tǒng)設(shè)計(jì)思想的正確性。在系統(tǒng)各個(gè)關(guān)鍵模塊的設(shè)計(jì)過程中,都是先依據(jù)一定的設(shè)計(jì)指標(biāo)進(jìn)行verilog編程,然后再在Quartus軟件中編譯,時(shí)序仿真測(cè)試,并與Matlab仿真結(jié)果進(jìn)行對(duì)比,驗(yàn)證設(shè)計(jì)的正確性。
標(biāo)簽: FPGA 軟件無(wú)線電 數(shù)字接收機(jī)
上傳時(shí)間: 2013-05-18
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數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng),與以往的模擬電視業(yè)務(wù)相比,數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來了一場(chǎng)新的革命,而與此對(duì)應(yīng)的DVB(Digital Video Broadcasting)標(biāo)準(zhǔn)的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準(zhǔn)選定MPEG—2標(biāo)準(zhǔn)作為音頻及視頻的編碼壓縮方式,隨后對(duì)MPEG—2碼流進(jìn)行打包形成TS流(transport stream),進(jìn)行多個(gè)傳輸流復(fù)用,最后通過不同媒介進(jìn)行傳輸。在DVB標(biāo)準(zhǔn)的傳輸系統(tǒng)中,無(wú)論是衛(wèi)星傳輸,電纜傳輸還是地面?zhèn)鬏敚瑸榱吮U蠄D像質(zhì)量,使數(shù)字節(jié)目在傳輸過程中避免出現(xiàn)因受到各種信道噪聲干擾而出現(xiàn)失真的現(xiàn)象,都采用了信道編碼的方式來保護(hù)傳輸數(shù)據(jù)。信道編碼是數(shù)字通信系統(tǒng)中一個(gè)必需的、重要的環(huán)節(jié)。 信道編碼設(shè)計(jì)方案的優(yōu)劣決定了DVB系統(tǒng)的成功與否,本文重點(diǎn)研究了DVB系統(tǒng)中的信道編碼算法及其FPGA實(shí)現(xiàn)方案,主要進(jìn)行了如下幾項(xiàng)工作: 1)介紹了DVB系統(tǒng)信道編碼的基本概念及特點(diǎn),深入研究了DVB標(biāo)準(zhǔn)中信道編碼部分的關(guān)鍵技術(shù),并針對(duì)每個(gè)信道編碼模塊進(jìn)行工作原理分析、算法分析。 2)根據(jù)DVB信道編碼的特點(diǎn),重點(diǎn)對(duì)信道編碼中四個(gè)模塊,包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實(shí)現(xiàn)算法進(jìn)行了比較詳細(xì)的分析,并闡述了每個(gè)模塊及QPSK調(diào)制的設(shè)計(jì)方案及實(shí)現(xiàn)模塊功能的程序流程。 3)在RS(204,188)編碼過程中,利用有限域常數(shù)乘法器的特點(diǎn),對(duì)編碼器進(jìn)行了優(yōu)化,在很大程度上提高了編碼效率,卷積交織器部分采用RAM移位法,實(shí)現(xiàn)起來更為簡(jiǎn)單且節(jié)省了FPGA器件內(nèi)部資源。 4)設(shè)計(jì)以Altera公司的QuartusⅡ?yàn)殚_發(fā)平臺(tái),利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調(diào)制的硬件實(shí)現(xiàn),通過Verilog HDL描述和時(shí)序仿真來驗(yàn)證算法的可行性,并給出系統(tǒng)設(shè)計(jì)中減少毛刺的方法,使系統(tǒng)更為穩(wěn)定。最終的系統(tǒng)仿真結(jié)果表明該系統(tǒng)工作穩(wěn)定,達(dá)到了DVB系統(tǒng)信道編碼設(shè)計(jì)的要求。
上傳時(shí)間: 2013-06-26
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隨著信息時(shí)代的到來,用戶對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落,信號(hào)經(jīng)信道傳輸后,到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS(Reed—Solomon)碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼,由于它編解碼結(jié)構(gòu)相對(duì)固定,性能強(qiáng),不但可以糾正隨機(jī)差錯(cuò),而且對(duì)突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng),被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中,以滿足對(duì)數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義,而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí),重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行,接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu),本文提出了一種八倍并行編碼及九倍并行解碼方案,并用Verilog HDL語(yǔ)言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展,譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu),其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理,使編解碼的數(shù)據(jù)吞吐量大為提高,同時(shí)延時(shí)更小。 本論文設(shè)計(jì)了C++仿真平臺(tái),并與HDL代碼結(jié)果進(jìn)行了對(duì)比驗(yàn)證。Verilog HDL代碼經(jīng)過modelsim仿真驗(yàn)證,并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析,綜合軟件為QUATURSⅡ V8.0。驗(yàn)證及測(cè)試表明,本設(shè)計(jì)在滿足編解碼基本功能的基礎(chǔ)上,能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸,達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS(255,223)編解碼器的高速并行實(shí)現(xiàn)方面的研究成果,具有通用性、可移植性,有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間: 2013-04-24
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SATA接口是新一代的硬盤串行接口標(biāo)準(zhǔn),和以往的并行硬盤接口比較它具有支持熱插拔、傳輸速率快、執(zhí)行效率高的明顯優(yōu)勢(shì)。SATA2.0是SATA的第二代標(biāo)準(zhǔn),它規(guī)定在數(shù)據(jù)線上使用LVDS NRZ串行數(shù)據(jù)流傳輸數(shù)據(jù),速率可達(dá)3Gb/s。另外,SATA2.0還具有支持NCQ(本地命令隊(duì)列)、端口復(fù)用器、交錯(cuò)啟動(dòng)等一系列技術(shù)特征。正是由于以上的種種技術(shù)優(yōu)點(diǎn),SATA硬盤業(yè)已被廣泛的使用于各種企業(yè)級(jí)和個(gè)人用戶。 硬盤作為主要的信息載體之一,其信息安全問題尤其引起人們的關(guān)注。由于在加密時(shí)需要實(shí)時(shí)處理大量的數(shù)據(jù),所以對(duì)硬盤數(shù)據(jù)的加密主要使用帶有密鑰的硬件加密的方式。因此將硬盤加密和SATA接口結(jié)合起來進(jìn)行設(shè)計(jì)和研究,完成基于SATA2.0接口的加解密芯片系統(tǒng)設(shè)計(jì)具有重要的使用價(jià)值和研究?jī)r(jià)值。 本論文首先介紹了SATA2.0的總線協(xié)議,其協(xié)議體系結(jié)構(gòu)包括物理層、鏈路層、傳輸層和命令層,并對(duì)系統(tǒng)設(shè)計(jì)中各個(gè)層次中涉及的關(guān)鍵問題進(jìn)行了闡述。其次,本論文對(duì)ATA協(xié)議和命令進(jìn)行了詳細(xì)的解釋和分析,并針對(duì)設(shè)計(jì)中涉及的命令和對(duì)其做出的修改進(jìn)行了說明。接著,本論文對(duì)SATA2.0加解密控制芯片的系統(tǒng)設(shè)計(jì)進(jìn)行了講解,包括硬件平臺(tái)搭建和器件選型、模塊和功能劃分、系統(tǒng)工作原理等,剖析了系統(tǒng)設(shè)計(jì)中的難點(diǎn)問題并給出解決問題的方法。然后,對(duì)系統(tǒng)數(shù)據(jù)通路的各個(gè)模塊的設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行詳盡的闡述,并給出各個(gè)模塊的驗(yàn)證結(jié)果。最后,本文簡(jiǎn)要的介紹了驗(yàn)證平臺(tái)搭建和測(cè)試環(huán)境、測(cè)試方法等問題,并分析測(cè)試結(jié)果。 本SATA2.0硬盤加解密接口電路在Xilinx公司的Virtex5 XC5VLX50T FPGA上進(jìn)行測(cè)試,目前工作正常,性能良好,已經(jīng)達(dá)到項(xiàng)目性能指標(biāo)要求。本論文在SATA加解密控制芯片設(shè)計(jì)與實(shí)現(xiàn)方面的研究成果,具有通用性、可移植性,有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間: 2013-04-24
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ICD2仿真燒寫器--USB驅(qū)動(dòng)程序。。
上傳時(shí)間: 2013-07-29
上傳用戶:20160811
近年來,大容量數(shù)據(jù)存儲(chǔ)設(shè)備主要是機(jī)械硬盤,機(jī)械硬盤采用機(jī)械馬達(dá)和磁片作為載體,存在抗震性能低、高功耗和速度提升難度大等缺點(diǎn)。固態(tài)硬盤是以半導(dǎo)體作為存儲(chǔ)介質(zhì)及控制載體,無(wú)機(jī)械裝置,具有抗震、寬溫、無(wú)噪、可靠和節(jié)能等特點(diǎn),是目前存儲(chǔ)領(lǐng)域所存在問題的解決方案之一。本文針對(duì)這一問題,設(shè)計(jì)基于FPGA的固態(tài)硬盤控制器,實(shí)現(xiàn)數(shù)據(jù)的固態(tài)存儲(chǔ)。 文章首先介紹硬盤技術(shù)的發(fā)展,分析固態(tài)硬盤的技術(shù)現(xiàn)狀和發(fā)展趨勢(shì),闡述課題研究意義,并概述了本文研究的主要內(nèi)容及所做的工作。然后從分析固態(tài)硬盤控制器的關(guān)鍵技術(shù)入手,研究了SATA接口協(xié)議和NANDFLASH芯片特性。整體設(shè)計(jì)采用SOPC架構(gòu),所有功能由單片F(xiàn)PGA完成。移植MicroBlaze嵌入式處理器軟核作為主控制器,利用Verilog HDL語(yǔ)言描述IP核形式設(shè)計(jì)SATA控制器核和NAND FLASH控制器核。SATA控制器核作為高速串行傳輸接口,實(shí)現(xiàn)SATA1.0協(xié)議,根據(jù)協(xié)議劃分四層模型,通過狀態(tài)機(jī)和邏輯電路實(shí)現(xiàn)協(xié)議功能。NAND FLASH控制器核管理NANDFLASH芯片陣列,將NAND FLASH接口轉(zhuǎn)換成通用的SRAM接口,提高訪問效率。控制器完成NAND FLASH存儲(chǔ)管理和糾錯(cuò)算法,實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)和讀取。最后完成固態(tài)硬盤控制器的模塊測(cè)試和整體測(cè)試,介紹了測(cè)試方法、測(cè)試工具和測(cè)試流程,給出測(cè)試數(shù)據(jù)和結(jié)果分析,得出了驗(yàn)證結(jié)論。 本文設(shè)計(jì)的固態(tài)硬盤控制器,具有結(jié)構(gòu)簡(jiǎn)單和穩(wěn)定性高的特點(diǎn),易于升級(jí)和二次開發(fā),是實(shí)現(xiàn)固態(tài)硬盤和固態(tài)存儲(chǔ)系統(tǒng)的關(guān)鍵技術(shù)。
標(biāo)簽: FPGA 固態(tài)硬盤 制器設(shè)計(jì)
上傳時(shí)間: 2013-05-28
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