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  • 基于LabVIEW和SOPC的智能型函數(shù)發(fā)生器的研究與設(shè)計.rar

    函數(shù)發(fā)生器又名任意波形發(fā)生器,是一種常用的信號源,廣泛應(yīng)用于通信、雷達、導航等現(xiàn)代電子技術(shù)領(lǐng)域。信號發(fā)生器的核心技術(shù)是頻率合成技術(shù),主要方法有:直接模擬頻率合成、鎖相環(huán)頻率合成(PLL)、直接數(shù)字合成技術(shù)(DDS)。DDS是開環(huán)系統(tǒng),無反饋環(huán)節(jié),輸出響應(yīng)速度快,頻率穩(wěn)定度高。因此直接數(shù)字頻率合成技術(shù)是目前頻率合成的主要技術(shù)之一,其輸出信號具有相對較大的帶寬、快速的相位捷變、極高的相位分辨率和相位連續(xù)等優(yōu)點。本文的主要工作是采用SOPC結(jié)合虛擬儀器技術(shù),進行DDS智能函數(shù)發(fā)生器的研制。 本文介紹了虛擬儀器技術(shù)的基本理論,簡要闡述了儀器驅(qū)動程序、VISA等相關(guān)技術(shù)。對SOPC技術(shù)進行了深入的研究:SOPC技術(shù)是基于可編程邏輯器件的可重構(gòu)片上系統(tǒng),它作為SOC和CPLD/FPGA相結(jié)合的一項綜合技術(shù),結(jié)合了兩者的優(yōu)點,集成了硬核或軟核CPU、DSP、鎖相環(huán)、存儲器、I/O接口及可編程邏輯,可以靈活高效地解決SOC方案,而且設(shè)計周期短,設(shè)計成本低,非常適合本設(shè)計的應(yīng)用。本文還對基于DDS原理的設(shè)計方案進行了分析,介紹了DDS的基本理論以及數(shù)學綜合,在研究DDS原理的基礎(chǔ)上,利用SOPC技術(shù),在一片F(xiàn)PGA芯片上實現(xiàn)了整個函數(shù)發(fā)生器的硬件集成。 本文就函數(shù)發(fā)生器的設(shè)計制定了整體方案,對軟硬件設(shè)計原理及實現(xiàn)方法進行了具體的介紹,包括整個系統(tǒng)的硬件電路,SOPC片上系統(tǒng)和PC端軟件的設(shè)計。在設(shè)計中,LabVIEW波形編輯軟件和函數(shù)發(fā)生器二者采用異步串口進行通信。利用LabVIEW的強大功能,把波形的編輯,系統(tǒng)的設(shè)置放到計算機上完 成,具有人機界面友好、系統(tǒng)升級方便、節(jié)約硬件成本等諸多優(yōu)勢。同時充分利用了FPGA內(nèi)部大量的邏輯資源,將DDS模塊和微處理器模塊集成到一個單片F(xiàn)PGA上,改變了傳統(tǒng)的系統(tǒng)設(shè)計思路。通過對系統(tǒng)仿真和實際測試,結(jié)果表明該智能型函數(shù)發(fā)生器不僅能產(chǎn)生理想的輸出信號,還具有集成度高、穩(wěn)定性好和擴展性強等優(yōu)點。關(guān)鍵詞:智能型函數(shù)發(fā)生器,虛擬儀器,可編程片上系統(tǒng),直接數(shù)字合成技術(shù),NiosⅡ處理器。

    標簽: LabVIEW SOPC 智能型

    上傳時間: 2013-07-09

    上傳用戶:zw380105939

  • 混合動力汽車驅(qū)動系統(tǒng)設(shè)計及控制系統(tǒng)的研究.rar

    混合動力汽車采用內(nèi)燃機和電機作為動力源,成為解決排污和能源問題最具現(xiàn)實意義的途徑之一,集成一體化起動/發(fā)電機(ISG)技術(shù)是當前國際公認的未來汽車的先進技術(shù)之一,也是當代汽車發(fā)展的重要方向。論文以ISG型混合動力汽車為研究對象,進行了混合動力汽車驅(qū)動系統(tǒng)和動力總成控制系統(tǒng)等方面的研究。 本文系統(tǒng)地分析了串聯(lián)式、并聯(lián)式以及混聯(lián)式混和動力汽車動力總成構(gòu)型的優(yōu)缺點,介紹了ISG型混合動力汽車結(jié)構(gòu)及主要特點的基礎(chǔ)上,首先通過對各總成選型分析,選擇了發(fā)動機、電機、電池等部件,接著根據(jù)性能指標,確定了發(fā)動機、電機、電池等部件參數(shù)匹配。 動力總成控制系統(tǒng)作為HEV控制系統(tǒng)的關(guān)鍵,主要負責對行駛需求功率的合理分配,保證HEV高效運行,使發(fā)動機燃油消耗和排放達到最優(yōu)。動力總成控制系統(tǒng)的硬件采用了TMS320F2812芯片,由于它功能強大,I/O資源豐富,并且支持廣泛用于汽車電控的CAN通訊,因此,非常適合于混合動力汽車的實時控制。本文研究了動力總成控制系統(tǒng)的總體結(jié)構(gòu),以TMS320F2812型DSP為核心,組建了混合動力總成控制系統(tǒng)的硬件系統(tǒng)。在充分利用DSP內(nèi)部模塊的基礎(chǔ)上對它的外部總線進行擴展。并設(shè)計了電源模塊、A/O模塊、IO模塊、CAN總線模塊和串口通訊模塊。在模塊化設(shè)計方式基礎(chǔ)上建立了混合動力控制策略的軟件設(shè)計。 為了證明設(shè)計方案的可行性和DSP總成控制系統(tǒng)的控制性能,在MATIAB/Simulink環(huán)境下,以hdvisor為仿真平臺,依據(jù)系統(tǒng)的結(jié)構(gòu)、控制策略,對相關(guān)模塊進行修改,建立了ISG型混合動力汽車整車的仿真模型。利用建立的模型,在Advisor仿真軟件中輸人仿真參數(shù),設(shè)置仿真性能,汽車動力性、經(jīng)濟性以及一些重要性能曲線的仿真結(jié)果。與同樣參數(shù)設(shè)置的傳統(tǒng)燃油汽車仿真結(jié)果進行比較表明,油耗和排放都得到了很好的降低。

    標簽: 混合動力 汽車驅(qū)動 控制系統(tǒng)

    上傳時間: 2013-07-08

    上傳用戶:cx111111

  • 基于軟PLC的嵌入式系統(tǒng)的研究與實現(xiàn).rar

    本文介紹了基于軟PLC(Programmable Logic Controller,可編程控制器)的嵌入式技術(shù)起源和背景,綜述了基于軟PLC的嵌入式系統(tǒng)的關(guān)鍵技術(shù)和優(yōu)點,最后介紹了其設(shè)計和實現(xiàn)的方法。 基于軟PLC的嵌入式系統(tǒng)的研究與實現(xiàn)分為開發(fā)系統(tǒng)和運行系統(tǒng)(又稱為虛擬機系統(tǒng))。本文概述了開發(fā)系統(tǒng),其運行于PC機的操作系統(tǒng)如Windows或者Linux等,為用戶提供一個大眾化的編程環(huán)境,它包含編輯器、編譯器、連接器、調(diào)試器和通信接口幾個部分。編輯界面友好,可以讓用戶方便的使用LD、ST和FBD三種語言編寫程序,編譯器和連接器將源程序文件編譯和連接成虛擬機系統(tǒng)可執(zhí)行的目標代碼文件;分析了開發(fā)系統(tǒng),其中詳細描述了編譯模塊的編制過程,實現(xiàn)了將指令表語言轉(zhuǎn)換為運行系統(tǒng)能夠識別的C/C++指令的功能;詳細地研究了梯形圖轉(zhuǎn)換為指令表語言,以及由指令表語言向梯形圖語言的算法和數(shù)據(jù)結(jié)構(gòu)。調(diào)試器借助于虛擬機運行系統(tǒng)提供的服務(wù)可完成對應(yīng)用程序的調(diào)試糾錯;討論了uCLinux操作系統(tǒng)和編譯調(diào)試技術(shù),以及采用ModBus/TCP工業(yè)通信協(xié)議的通信接口用于開發(fā)系統(tǒng)和運行系統(tǒng)之間的通信。 另一方面,本文分析了虛擬機運行系統(tǒng),它運行于安裝了uCLinux的ARM7平臺上,包括運行內(nèi)核模塊、系統(tǒng)管理模塊和通信接口模塊。由于uCLinux沒有MMU和本身對實時性沒有什么要求,而針對基于軟PLC的嵌入式系統(tǒng)的研究與實現(xiàn)要求,本文在對其進行了uCLinux小型化研究的同時探討了雙內(nèi)核實時性方案,解決了uCLinux實時性不足的問題。運行內(nèi)核模塊調(diào)度和執(zhí)行應(yīng)用程序并管理時鐘。系統(tǒng)管理模塊管理系統(tǒng)狀態(tài)和內(nèi)存。通信模塊用于開發(fā)系統(tǒng)及I/O設(shè)備通信。在此基礎(chǔ)上,對基于軟PLC的嵌入式系統(tǒng)的進行了設(shè)計與實現(xiàn),并通過試驗將編譯的目標代碼傳遞到基于軟PLC的嵌入式運行系統(tǒng)中,實現(xiàn)了控制功能,驗證了生成目標代碼的正確性和開發(fā)系統(tǒng)的可行性,實現(xiàn)了編輯界面友好,系統(tǒng)開放,性價比較高的軟PLC嵌入式系統(tǒng),達到了預(yù)期的目標,具有一定理論和應(yīng)用價值。

    標簽: PLC 嵌入式系統(tǒng)

    上傳時間: 2013-04-24

    上傳用戶:jiiszha

  • FPGA中多標準可編程IO端口的設(shè)計.rar

    現(xiàn)場可編程門陣列(FPGA,F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種,它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展,設(shè)計與制造集成電路的任務(wù)已不完全由半導體廠商來獨立承擔。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC,Application Specific Integrated Circuit).芯片,而且希望ASIC的設(shè)計周期盡可能短,最好是在實驗室里就能設(shè)計出合適的ASIC芯片,并且立即投入實際應(yīng)用之中。現(xiàn)在,F(xiàn)PGA已廣泛地運用于通信領(lǐng)域、消費類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一,它的主要作用是提供封裝引腳到CLB之間的接口,將外部信號引入FPGA內(nèi)部進行邏輯功能的實現(xiàn)并把結(jié)果輸出給外部電路,并且根據(jù)需要可以進行配置來支持多種不同的接口標準。FPGA允許使用者通過不同編程來配置實現(xiàn)各種邏輯功能,在IO端口中它可以通過選擇配置方式來兼容不同信號標準的I/O緩沖器電路。總體而言,可選的I/O資源的特性包括:IO標準的選擇、輸出驅(qū)動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。 本文是關(guān)于FPGA中多標準兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計和實現(xiàn),該課題是成都華微電子系統(tǒng)有限公司FPGA大項目中的一子項,目的為在更新的工藝水平上設(shè)計出能夠兼容單端標準的I/O電路模塊;同時針對以前設(shè)計的I/O模塊不支持雙端標準的缺點,要求新的電路模塊中擴展出雙端標準的部分。文中以低壓雙端差分標準(LVDS)為代表構(gòu)建雙端標準收發(fā)轉(zhuǎn)換電路,與單端標準比較,LVDS具有很多優(yōu)點: (1)LVDS傳輸?shù)男盘枖[幅小,從而功耗低,一般差分線上電流不超過4mA,負載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號擺幅小,從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化,單端信號擺幅為400mV,這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化,也就是說LVDS允許收發(fā)兩端地電勢有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝,輔助Xilinx公司FPGA開發(fā)軟件ISE,設(shè)計完成了可以用于Virtex系列各低端型號FPGA的IOB結(jié)構(gòu),它有靈活的可配置性和出色的適應(yīng)能力,能支持大量的I/O標準,其中包括單端標準,也包括雙端標準如LVDS等。它具有適應(yīng)性的優(yōu)點、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征,這些特點可以改進和簡化系統(tǒng)級的設(shè)計,為最終的產(chǎn)品設(shè)計和生產(chǎn)打下基礎(chǔ)。設(shè)計中對包括20種IO標準在內(nèi)的各電器參數(shù)按照用戶手冊描述進行仿真驗證,性能參數(shù)已達到預(yù)期標準。

    標簽: FPGA 標準 可編程

    上傳時間: 2013-05-15

    上傳用戶:shawvi

  • 基于FPGA組的ASIC邏輯驗證技術(shù)研究

    隨著ASIC設(shè)計規(guī)模的增長,功能驗證已成為整個開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應(yīng)用的要求,基于FPGA組的原型驗證方法能有效縮短系統(tǒng)的開發(fā)周期,可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上ASIC設(shè)計規(guī)模的增長,單芯片已無法容納整個設(shè)計,所以常常需要對設(shè)計進行邏輯分割,將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統(tǒng)的可配置互連結(jié)構(gòu)和ASIC邏輯分割算法進行了深入的研究,提出了FPGA陣列的非對稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對稱互連結(jié)構(gòu)相比,該結(jié)構(gòu)能提供更多的互連通道,可實現(xiàn)對I/O數(shù)量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進行了較深入的研究。針對現(xiàn)有的兩類分割算法存在的不足,提出并實現(xiàn)了基于設(shè)計模塊的邏輯分割算法,該算法有三個重要特征:1)基于設(shè)計代碼;2)以模塊作為邏輯分割的最小單位;3)使用模塊資源信息指導邏輯分割過程,避免了設(shè)計分割過程的盲目性,簡化了邏輯分割過程。 本文還對并行邏輯分割方法進行了研究,提出了兩種基于不同任務(wù)分配策略的并行分割算法,并對其進行了模擬和性能分析;驗證了采用并行方案對ASIC邏輯進行分割和映射的可行性。 最后基于改進的芯片互連結(jié)構(gòu),使用原型系統(tǒng)驗證方法對某一大規(guī)模ASIC設(shè)計進行了邏輯分割和功能驗證。實驗結(jié)果表明,使用改進后的FPGA陣列互連結(jié)構(gòu)可以更方便和快捷地實現(xiàn)ASIC設(shè)計的分割和驗證,不但能顯著提高芯片間互連路徑的利用率,而且能給邏輯分割乃至整個驗證過程提供更好的支持,滿足現(xiàn)在和將來大規(guī)模ASIC邏輯驗證的需求。

    標簽: FPGA ASIC 邏輯 驗證技術(shù)

    上傳時間: 2013-06-12

    上傳用戶:極客

  • 采用FPGA實現(xiàn)基于ATCA架構(gòu)的2.5Gbps串行背板接口

    當前,在系統(tǒng)級互連設(shè)計中高速串行I/O技術(shù)迅速取代傳統(tǒng)的并行I/O技術(shù)正成為業(yè)界趨勢。人們已經(jīng)意識到串行I/O“潮流”是不可避免的,因為在高于1Gbps的速度下,并行I/O方案已經(jīng)達到了物理極限,不能再提供可靠和經(jīng)濟的信號同步方法。基于串行I/O的設(shè)計帶來許多傳統(tǒng)并行方法所無法提供的優(yōu)點,包括:更少的器件引腳、更低的電路板空間要求、減少印刷電路板(PCB)層數(shù)、PCB布局布線更容易、接頭更小、EMI更少,而且抵抗噪聲的能力也更好。高速串行I/O技術(shù)正被越來越廣泛地應(yīng)用于各種系統(tǒng)設(shè)計中,包括PC、消費電子、海量存儲、服務(wù)器、通信網(wǎng)絡(luò)、工業(yè)計算和控制、測試設(shè)備等。迄今業(yè)界已經(jīng)發(fā)展出了多種串行系統(tǒng)接口標準,如PCI Express、串行RapidIO、InfiniBand、千兆以太網(wǎng)、10G以太網(wǎng)XAUI、串行ATA等等。 Aurora協(xié)議是為私有上層協(xié)議或標準上層協(xié)議提供透明接口的串行互連協(xié)議,它允許任何數(shù)據(jù)分組通過Aurora協(xié)議封裝并在芯片間、電路板間甚至機箱間傳輸。Aurora鏈路層協(xié)議在物理層采用千兆位串行技術(shù),每物理通道的傳輸波特率可從622Mbps擴展到3.125Gbps。Aurora還可將1至16個物理通道綁定在一起形成一個虛擬鏈路。16個通道綁定而成的虛擬鏈路可提供50Gbps的傳輸波特率和最大40Gbps的全雙工數(shù)據(jù)傳輸速率。Aurora可優(yōu)化支持范圍廣泛的應(yīng)用,如太位級路由器和交換機、遠程接入交換機、HDTV廣播系統(tǒng)、分布式服務(wù)器和存儲子系統(tǒng)等需要極高數(shù)據(jù)傳輸速率的應(yīng)用。 傳統(tǒng)的標準背板如VME總線和CompactPCI總線都是采用并行總線方式。然而對帶寬需求的不斷增加使新興的高速串行總線背板正在逐漸取代傳統(tǒng)的并行總線背板。現(xiàn)在,高速串行背板速率普遍從622Mbps到3.125Gbps,甚至超過10Gbps。AdvancedTCA(先進電信計算架構(gòu))正是在這種背景下作為新一代的標準背板平臺被提出并得到快速的發(fā)展。它由PCI工業(yè)計算機制造商協(xié)會(PICMG)開發(fā),其主要目的是定義一種開放的通信和計算架構(gòu),使它們能被方便而迅速地集成,滿足高性能系統(tǒng)業(yè)務(wù)的要求。ATCA作為標準串行總線結(jié)構(gòu),支持高速互聯(lián)、不同背板拓撲、高信號密度、標準機械與電氣特性、足夠步線長度等特性,滿足當前和未來高系統(tǒng)帶寬的要求。 采用FPGA設(shè)計高速串行接口將為設(shè)計帶來巨大的靈活性和可擴展能力。Xilinx Virtex-IIPro系列FPGA芯片內(nèi)置了最多24個RocketIO收發(fā)器,提供從622Mbps到3.125Gbps的數(shù)據(jù)速率并支持所有新興的高速串行I/O接口標準。結(jié)合其強大的邏輯處理能力、豐富的IP核心支持和內(nèi)置PowerPC處理器,為企業(yè)從并行連接向串行連接的過渡提供了一個理想的連接平臺。 本文論述了采用Xilinx Virtex-IIPro FPGA設(shè)計傳輸速率為2.5Gbps的高速串行背板接口,該背板接口完全符合PICMG3.0規(guī)范。本文對串行高速通道技術(shù)的發(fā)展背景、現(xiàn)狀及應(yīng)用進行了簡要的介紹和分析,詳細分析了所涉及到的主要技術(shù)包括線路編解碼、控制字符、逗點檢測、擾碼、時鐘校正、通道綁定、預(yù)加重等。同時對AdvancedTCA規(guī)范以及Aurora鏈路層協(xié)議進行了分析, 并在此基礎(chǔ)上給出了FPGA的設(shè)計方法。最后介紹了基于Virtex-IIPro FPGA的ATCA接口板和MultiBERT設(shè)計工具,可在標準ATCA機框內(nèi)完成單通道速率為2.5Gbps的全網(wǎng)格互聯(lián)。

    標簽: FPGA ATCA Gbps 2.5

    上傳時間: 2013-05-29

    上傳用戶:frank1234

  • 基于ARM的嵌入式工業(yè)網(wǎng)絡(luò)控制器的平臺設(shè)計

    工廠底層的信息絕大部分都是通過現(xiàn)場總線進行傳遞的,但基于現(xiàn)場總線的工業(yè)設(shè)備網(wǎng)絡(luò)無法實現(xiàn)與企業(yè)的Internet/Intranet無縫連接從而實現(xiàn)遠程監(jiān)控。所以本文就此問題展開研究,提出了一種基于S3C2410的嵌入式工業(yè)網(wǎng)絡(luò)控制器的平臺的設(shè)計方案,設(shè)計了一個具有網(wǎng)絡(luò)通信功能的控制器平臺。 1.針對網(wǎng)絡(luò)控制器的特點與要求,通過對比分析,選取了具體的硬件和軟件,以確保網(wǎng)絡(luò)控制器平臺的穩(wěn)定可靠。 2.具體設(shè)計了控制器相關(guān)硬件電路。包括存儲電路、以太網(wǎng)電路、串口電路、I/O口電路等。 3.建立了嵌入式Linux軟件開發(fā)平臺;對網(wǎng)絡(luò)通信的理論進行了研究,編寫了CGI外部擴展程序,實現(xiàn)了動態(tài)Web技術(shù),使用戶可以通過瀏覽器對控制器進行遠程監(jiān)控。同時,開發(fā)了嵌入式數(shù)據(jù)庫SQLite應(yīng)用程序,使歷史數(shù)據(jù)、實時數(shù)據(jù)和技術(shù)參數(shù)的管理更加方便有序;開發(fā)了對應(yīng)的驅(qū)動程序確保了網(wǎng)絡(luò)控制器的的正常運行。 4.在完成嵌入式網(wǎng)絡(luò)控制器硬件與軟件設(shè)計的基礎(chǔ)上,將控制器平臺應(yīng)用于智能加藥控制系統(tǒng)中,通過測試表明本網(wǎng)絡(luò)控制器平臺穩(wěn)定可靠。 總之,本文在深入研究嵌入式網(wǎng)絡(luò)控制器的基礎(chǔ)上搭建了一個嵌入式的硬件和軟件平臺,確保了網(wǎng)絡(luò)控制器穩(wěn)定可靠并高效地運行,為第二次開發(fā)嵌入式網(wǎng)絡(luò)控制器準備了一個比較理想的嵌入式平臺。

    標簽: ARM 嵌入式工業(yè) 網(wǎng)絡(luò)控制器 平臺設(shè)計

    上傳時間: 2013-04-24

    上傳用戶:lingduhanya

  • 一種8 位I O口的單片機顯示器和鍵盤接口

    一種8 位I/O口的單片機顯示器和鍵盤接口

    標簽: 單片機 顯示器 鍵盤接口

    上傳時間: 2013-07-29

    上傳用戶:標點符號

  • 基于ARM和嵌入式Linux的新型船舶氣象儀的設(shè)計與開發(fā)

    船舶氣象儀是一套船載的自動化海洋氣象觀測系統(tǒng),該系統(tǒng)廣泛的布置在各種船只上,可以獲得船只經(jīng)過的海域內(nèi)的風、濕、溫、氣壓、降雨等氣象參數(shù)。通過對海洋氣象環(huán)境實時的掌握,能夠使船舶航行安全、省時、經(jīng)濟,并使因災(zāi)害性天氣造成的損失減小到最低限度。通過對海洋氣象數(shù)據(jù)的存儲、統(tǒng)計,對我國觀測海洋環(huán)境、研究海洋、開發(fā)海洋、利用海洋都有著重要的意義。 現(xiàn)代測控系統(tǒng)除了具有高性能的數(shù)據(jù)采集、信號處理、I/O和通信接口以外,通常均需具備良好的人機接口、友好的用戶界面和強大的網(wǎng)絡(luò)功能等。ARM架構(gòu)的嵌入式處理器和嵌入式Linux操作系統(tǒng)由于其優(yōu)異的性能和很高的性價比,已經(jīng)被廣泛地應(yīng)用到各種電子產(chǎn)品的設(shè)計當中,并受到愈來愈多的自動化設(shè)備和智能儀表設(shè)計人員的青睞。 本課題主要研究基于ARM+Linux架構(gòu)的嵌入式船舶氣象儀的設(shè)計與開發(fā)。系統(tǒng)硬件平臺選用ATMEL公司的AT91RM9200處理器,擴展了64M SDRAM和8M NAND FLASH,同時擴展了外圍通信設(shè)備接口包括通用串行口、CAN總線接口、網(wǎng)絡(luò)接口和人機交互接口等;并根據(jù)實際環(huán)境需要,進行了傳感器的選型。 軟件平臺的設(shè)計主要涉及了U-Boot引導裝載程序的建立,同時根據(jù)開發(fā)平臺的資源,配置和裁剪Linux的內(nèi)核,并編寫、添加源代碼中沒有的驅(qū)動程序,如AD、鍵盤、CAN總線控制器等,重新編譯內(nèi)核,下載到開發(fā)平臺。并在此基礎(chǔ)上,進行了應(yīng)用程序的編寫。同時深入研究了嵌入式Linux下的圖形界面,將圖形界面系統(tǒng)MiniGUI移植到Linux系統(tǒng)中,設(shè)計了較完善、友好的圖形用戶界面,大大方便了用戶的操作。

    標簽: Linux ARM 嵌入式 儀的設(shè)計

    上傳時間: 2013-06-12

    上傳用戶:天大地大

  • 基于ARM的地鐵用安全型智能IO的設(shè)計與實現(xiàn)

    地鐵信號設(shè)備中輸入輸出設(shè)備是信號邏輯和現(xiàn)場設(shè)備之間的接口,有著四高(高安全,高可靠,高可維護,高可用)要求,目前信號系統(tǒng)廠家的傳統(tǒng)做法是整個信號系統(tǒng)產(chǎn)品由一家公司來完成,可是隨著技算機技術(shù)的快速發(fā)展,邏輯部份目前已可以采用通用COTS產(chǎn)品,而輸入輸出部分還是需要各個信號廠家自己設(shè)計和生產(chǎn),因此設(shè)計出一款通用型的輸入輸出控制器已成地鐵行業(yè)的發(fā)展方向。 為了滿足以上要求,本文從實際應(yīng)用角度出發(fā),使信號系統(tǒng)的產(chǎn)品更加的開放透明,設(shè)計出基于ARM的地鐵用安全型的智能I/O,從而使信號系統(tǒng)設(shè)計可以方便地和現(xiàn)場信號設(shè)備接口。 在硬件上采用冗余設(shè)計,以ARM為主處理器,整個系統(tǒng)無單點硬件故障,采集部分采用動態(tài)異或輸入設(shè)計,驅(qū)動部分采用安全驅(qū)動設(shè)計。 基于ARM的地鐵用安全智能I/O嚴格遵循歐洲鐵路信號產(chǎn)品的標準,使系統(tǒng)的安全性,可靠性,可用性和可維護性有了充分的保障。 本文主要介紹了地鐵用安全型智能I/O控制器的設(shè)計和實現(xiàn),包括設(shè)計思想,具體實施,硬件和軟件的設(shè)計等。

    標簽: ARM 地鐵 智能IO

    上傳時間: 2013-06-12

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