選相控制開關又稱同步開關或相控開關，其實質就是控制開關在電壓或電流的期望相位完成合閘或分閘，以主動消除開關過程所產生的涌流和過電壓等電磁暫態效應，提高開關的開斷能力。本論文以電力系統的無功補償為背景，分析了隨機投切電容器組的暫態過程所帶來的各種危害，從而提出選相投切技術；本文以真空開關選相投切電容器組為研究對象，著重介紹了電容器組選相投切技術的相關理論，給出了電容器組選相投切的控制策略，為同步開關選相控制器的設計提供了理論依據。 雙穩態永磁機構結構簡單、動作穩定可靠，其出力特性能與真空開關良好匹配，在中壓領域得到越來越廣泛的應用。相控真空開關采用三相獨立操動的雙穩態永磁機構，其操作電源為由大功率電力電子器件控制的儲能大容量電容器，通過多次的測試結果表明雙穩態永磁機能很好地滿足相控開關的要求，是相控開關的理想選擇。 IPM(智能功率模塊)作為一種新型的大功率開關器件，以其設計簡單(內置驅動和保護電路)，低功耗，開關速度快等特點成為越來越多設計者的首選，得到了越來越廣泛的應用。本文討論了IPM在選相投切電容器組中的相關邏輯控制策略，光耦隔離驅動，IPM過流、過熱相關保護等內容，設計了以DSP(TMS320LF2407A)為核心的永磁機構同步控制系統，實時采集電網信號，經過FIR數字濾波提取零點，通過IPM控制大容量電容器放電來驅動永磁機構，實現斷路器在期望相位上分斷或關合以減小暫態沖擊，并保證儲能電容器的一次儲能完成一次完整的O-C-O操作。 通過相關試驗測試，表明本系統已經初步達到了設計所要達到的預期效果，為以后的研究以及同步控制控制系統的完善和優化提供了有益的經驗和參考。
上傳時間： 2013-04-24
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函數發生器又名任意波形發生器，是一種常用的信號源，廣泛應用于通信、雷達、導航等現代電子技術領域。信號發生器的核心技術是頻率合成技術，主要方法有：直接模擬頻率合成、鎖相環頻率合成（PLL）、直接數字合成技術（DDS）。DDS是開環系統，無反饋環節，輸出響應速度快，頻率穩定度高。因此直接數字頻率合成技術是目前頻率合成的主要技術之一，其輸出信號具有相對較大的帶寬、快速的相位捷變、極高的相位分辨率和相位連續等優點。本文的主要工作是采用SOPC結合虛擬儀器技術，進行DDS智能函數發生器的研制。 本文介紹了虛擬儀器技術的基本理論，簡要闡述了儀器驅動程序、VISA等相關技術。對SOPC技術進行了深入的研究：SOPC技術是基于可編程邏輯器件的可重構片上系統，它作為SOC和CPLD/FPGA相結合的一項綜合技術，結合了兩者的優點，集成了硬核或軟核CPU、DSP、鎖相環、存儲器、I/O接口及可編程邏輯，可以靈活高效地解決SOC方案，而且設計周期短，設計成本低，非常適合本設計的應用。本文還對基于DDS原理的設計方案進行了分析，介紹了DDS的基本理論以及數學綜合，在研究DDS原理的基礎上，利用SOPC技術，在一片FPGA芯片上實現了整個函數發生器的硬件集成。 本文就函數發生器的設計制定了整體方案，對軟硬件設計原理及實現方法進行了具體的介紹，包括整個系統的硬件電路，SOPC片上系統和PC端軟件的設計。在設計中，LabVIEW波形編輯軟件和函數發生器二者采用異步串口進行通信。利用LabVIEW的強大功能，把波形的編輯，系統的設置放到計算機上完 成，具有人機界面友好、系統升級方便、節約硬件成本等諸多優勢。同時充分利用了FPGA內部大量的邏輯資源，將DDS模塊和微處理器模塊集成到一個單片FPGA上，改變了傳統的系統設計思路。通過對系統仿真和實際測試，結果表明該智能型函數發生器不僅能產生理想的輸出信號，還具有集成度高、穩定性好和擴展性強等優點。關鍵詞：智能型函數發生器，虛擬儀器，可編程片上系統，直接數字合成技術，NiosⅡ處理器。
上傳時間： 2013-07-09
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混合動力汽車采用內燃機和電機作為動力源，成為解決排污和能源問題最具現實意義的途徑之一，集成一體化起動/發電機(ISG)技術是當前國際公認的未來汽車的先進技術之一，也是當代汽車發展的重要方向。論文以ISG型混合動力汽車為研究對象，進行了混合動力汽車驅動系統和動力總成控制系統等方面的研究。 本文系統地分析了串聯式、并聯式以及混聯式混和動力汽車動力總成構型的優缺點，介紹了ISG型混合動力汽車結構及主要特點的基礎上，首先通過對各總成選型分析，選擇了發動機、電機、電池等部件，接著根據性能指標，確定了發動機、電機、電池等部件參數匹配。 動力總成控制系統作為HEV控制系統的關鍵，主要負責對行駛需求功率的合理分配，保證HEV高效運行，使發動機燃油消耗和排放達到最優。動力總成控制系統的硬件采用了TMS320F2812芯片，由于它功能強大，I/O資源豐富，并且支持廣泛用于汽車電控的CAN通訊，因此，非常適合于混合動力汽車的實時控制。本文研究了動力總成控制系統的總體結構，以TMS320F2812型DSP為核心，組建了混合動力總成控制系統的硬件系統。在充分利用DSP內部模塊的基礎上對它的外部總線進行擴展。并設計了電源模塊、A/O模塊、IO模塊、CAN總線模塊和串口通訊模塊。在模塊化設計方式基礎上建立了混合動力控制策略的軟件設計。 為了證明設計方案的可行性和DSP總成控制系統的控制性能，在MATIAB/Simulink環境下，以hdvisor為仿真平臺，依據系統的結構、控制策略，對相關模塊進行修改，建立了ISG型混合動力汽車整車的仿真模型。利用建立的模型，在Advisor仿真軟件中輸人仿真參數，設置仿真性能，汽車動力性、經濟性以及一些重要性能曲線的仿真結果。與同樣參數設置的傳統燃油汽車仿真結果進行比較表明，油耗和排放都得到了很好的降低。
上傳時間： 2013-07-08
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本文介紹了基于軟PLC(Programmable Logic Controller，可編程控制器)的嵌入式技術起源和背景，綜述了基于軟PLC的嵌入式系統的關鍵技術和優點，最后介紹了其設計和實現的方法。 基于軟PLC的嵌入式系統的研究與實現分為開發系統和運行系統(又稱為虛擬機系統)。本文概述了開發系統，其運行于PC機的操作系統如Windows或者Linux等，為用戶提供一個大眾化的編程環境，它包含編輯器、編譯器、連接器、調試器和通信接口幾個部分。編輯界面友好，可以讓用戶方便的使用LD、ST和FBD三種語言編寫程序，編譯器和連接器將源程序文件編譯和連接成虛擬機系統可執行的目標代碼文件；分析了開發系統，其中詳細描述了編譯模塊的編制過程，實現了將指令表語言轉換為運行系統能夠識別的C/C++指令的功能；詳細地研究了梯形圖轉換為指令表語言，以及由指令表語言向梯形圖語言的算法和數據結構。調試器借助于虛擬機運行系統提供的服務可完成對應用程序的調試糾錯；討論了uCLinux操作系統和編譯調試技術，以及采用ModBus/TCP工業通信協議的通信接口用于開發系統和運行系統之間的通信。 另一方面，本文分析了虛擬機運行系統，它運行于安裝了uCLinux的ARM7平臺上，包括運行內核模塊、系統管理模塊和通信接口模塊。由于uCLinux沒有MMU和本身對實時性沒有什么要求，而針對基于軟PLC的嵌入式系統的研究與實現要求，本文在對其進行了uCLinux小型化研究的同時探討了雙內核實時性方案，解決了uCLinux實時性不足的問題。運行內核模塊調度和執行應用程序并管理時鐘。系統管理模塊管理系統狀態和內存。通信模塊用于開發系統及I/O設備通信。在此基礎上，對基于軟PLC的嵌入式系統的進行了設計與實現，并通過試驗將編譯的目標代碼傳遞到基于軟PLC的嵌入式運行系統中，實現了控制功能，驗證了生成目標代碼的正確性和開發系統的可行性，實現了編輯界面友好，系統開放，性價比較高的軟PLC嵌入式系統，達到了預期的目標，具有一定理論和應用價值。
上傳時間： 2013-04-24
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現場可編程門陣列(FPGA，Field Programmable Gate Array)是可編程邏輯器件的一種，它的出現是隨著微電子技術的發展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統設計師們更愿意自己設計專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中。現在，FPGA已廣泛地運用于通信領域、消費類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號引入FPGA內部進行邏輯功能的實現并把結果輸出給外部電路，并且根據需要可以進行配置來支持多種不同的接口標準。FPGA允許使用者通過不同編程來配置實現各種邏輯功能，在IO端口中它可以通過選擇配置方式來兼容不同信號標準的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標準的選擇、輸出驅動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。 本文是關于FPGA中多標準兼容可編程輸入輸出電路(Input/Output Block)的設計和實現，該課題是成都華微電子系統有限公司FPGA大項目中的一子項，目的為在更新的工藝水平上設計出能夠兼容單端標準的I/O電路模塊；同時針對以前設計的I/O模塊不支持雙端標準的缺點，要求新的電路模塊中擴展出雙端標準的部分。文中以低壓雙端差分標準(LVDS)為代表構建雙端標準收發轉換電路，與單端標準比較，LVDS具有很多優點： (1)LVDS傳輸的信號擺幅小，從而功耗低，一般差分線上電流不超過4mA，負載阻抗為100Ω。這一特征使它適合做并行數據傳輸。 (2)LVDS信號擺幅小，從而使得該結構可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化，單端信號擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內變化，也就是說LVDS允許收發兩端地電勢有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開發軟件ISE，設計完成了可以用于Virtex系列各低端型號FPGA的IOB結構，它有靈活的可配置性和出色的適應能力，能支持大量的I/O標準，其中包括單端標準，也包括雙端標準如LVDS等。它具有適應性的優點、可選的特性和考慮到被文件描述的硬件結構特征，這些特點可以改進和簡化系統級的設計，為最終的產品設計和生產打下基礎。設計中對包括20種IO標準在內的各電器參數按照用戶手冊描述進行仿真驗證，性能參數已達到預期標準。
上傳時間： 2013-05-15
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隨著ASIC設計規模的增長，功能驗證已成為整個開發周期的瓶頸。傳統的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應用的要求，基于FPGA組的原型驗證方法能有效縮短系統的開發周期，可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上ASIC設計規模的增長，單芯片已無法容納整個設計，所以常常需要對設計進行邏輯分割，將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統的可配置互連結構和ASIC邏輯分割算法進行了深入的研究，提出了FPGA陣列的非對稱可配置互連結構。與現有的對稱互連結構相比，該結構能提供更多的互連通道，可實現對I/O數量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進行了較深入的研究。針對現有的兩類分割算法存在的不足，提出并實現了基于設計模塊的邏輯分割算法，該算法有三個重要特征：1)基于設計代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導邏輯分割過程，避免了設計分割過程的盲目性，簡化了邏輯分割過程。 本文還對并行邏輯分割方法進行了研究，提出了兩種基于不同任務分配策略的并行分割算法，并對其進行了模擬和性能分析；驗證了采用并行方案對ASIC邏輯進行分割和映射的可行性。 最后基于改進的芯片互連結構，使用原型系統驗證方法對某一大規模ASIC設計進行了邏輯分割和功能驗證。實驗結果表明，使用改進后的FPGA陣列互連結構可以更方便和快捷地實現ASIC設計的分割和驗證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個驗證過程提供更好的支持，滿足現在和將來大規模ASIC邏輯驗證的需求。
上傳時間： 2013-06-12
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當前，在系統級互連設計中高速串行I/O技術迅速取代傳統的并行I/O技術正成為業界趨勢。人們已經意識到串行I/O“潮流”是不可避免的，因為在高于1Gbps的速度下，并行I/O方案已經達到了物理極限，不能再提供可靠和經濟的信號同步方法。基于串行I/O的設計帶來許多傳統并行方法所無法提供的優點，包括：更少的器件引腳、更低的電路板空間要求、減少印刷電路板（PCB）層數、PCB布局布線更容易、接頭更小、EMI更少，而且抵抗噪聲的能力也更好。高速串行I/O技術正被越來越廣泛地應用于各種系統設計中，包括PC、消費電子、海量存儲、服務器、通信網絡、工業計算和控制、測試設備等。迄今業界已經發展出了多種串行系統接口標準，如PCI Express、串行RapidIO、InfiniBand、千兆以太網、10G以太網XAUI、串行ATA等等。 Aurora協議是為私有上層協議或標準上層協議提供透明接口的串行互連協議，它允許任何數據分組通過Aurora協議封裝并在芯片間、電路板間甚至機箱間傳輸。Aurora鏈路層協議在物理層采用千兆位串行技術，每物理通道的傳輸波特率可從622Mbps擴展到3.125Gbps。Aurora還可將1至16個物理通道綁定在一起形成一個虛擬鏈路。16個通道綁定而成的虛擬鏈路可提供50Gbps的傳輸波特率和最大40Gbps的全雙工數據傳輸速率。Aurora可優化支持范圍廣泛的應用，如太位級路由器和交換機、遠程接入交換機、HDTV廣播系統、分布式服務器和存儲子系統等需要極高數據傳輸速率的應用。 傳統的標準背板如VME總線和CompactPCI總線都是采用并行總線方式。然而對帶寬需求的不斷增加使新興的高速串行總線背板正在逐漸取代傳統的并行總線背板。現在，高速串行背板速率普遍從622Mbps到3.125Gbps，甚至超過10Gbps。AdvancedTCA（先進電信計算架構）正是在這種背景下作為新一代的標準背板平臺被提出并得到快速的發展。它由PCI工業計算機制造商協會（PICMG）開發，其主要目的是定義一種開放的通信和計算架構，使它們能被方便而迅速地集成，滿足高性能系統業務的要求。ATCA作為標準串行總線結構，支持高速互聯、不同背板拓撲、高信號密度、標準機械與電氣特性、足夠步線長度等特性，滿足當前和未來高系統帶寬的要求。 采用FPGA設計高速串行接口將為設計帶來巨大的靈活性和可擴展能力。Xilinx Virtex-IIPro系列FPGA芯片內置了最多24個RocketIO收發器，提供從622Mbps到3.125Gbps的數據速率并支持所有新興的高速串行I/O接口標準。結合其強大的邏輯處理能力、豐富的IP核心支持和內置PowerPC處理器，為企業從并行連接向串行連接的過渡提供了一個理想的連接平臺。 本文論述了采用Xilinx Virtex-IIPro FPGA設計傳輸速率為2.5Gbps的高速串行背板接口，該背板接口完全符合PICMG3.0規范。本文對串行高速通道技術的發展背景、現狀及應用進行了簡要的介紹和分析，詳細分析了所涉及到的主要技術包括線路編解碼、控制字符、逗點檢測、擾碼、時鐘校正、通道綁定、預加重等。同時對AdvancedTCA規范以及Aurora鏈路層協議進行了分析， 并在此基礎上給出了FPGA的設計方法。最后介紹了基于Virtex-IIPro FPGA的ATCA接口板和MultiBERT設計工具，可在標準ATCA機框內完成單通道速率為2.5Gbps的全網格互聯。
上傳時間： 2013-05-29
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工廠底層的信息絕大部分都是通過現場總線進行傳遞的，但基于現場總線的工業設備網絡無法實現與企業的Internet/Intranet無縫連接從而實現遠程監控。所以本文就此問題展開研究，提出了一種基于S3C2410的嵌入式工業網絡控制器的平臺的設計方案，設計了一個具有網絡通信功能的控制器平臺。 1.針對網絡控制器的特點與要求，通過對比分析，選取了具體的硬件和軟件，以確保網絡控制器平臺的穩定可靠。 2.具體設計了控制器相關硬件電路。包括存儲電路、以太網電路、串口電路、I/O口電路等。 3.建立了嵌入式Linux軟件開發平臺；對網絡通信的理論進行了研究，編寫了CGI外部擴展程序，實現了動態Web技術，使用戶可以通過瀏覽器對控制器進行遠程監控。同時，開發了嵌入式數據庫SQLite應用程序，使歷史數據、實時數據和技術參數的管理更加方便有序；開發了對應的驅動程序確保了網絡控制器的的正常運行。 4.在完成嵌入式網絡控制器硬件與軟件設計的基礎上，將控制器平臺應用于智能加藥控制系統中，通過測試表明本網絡控制器平臺穩定可靠。 總之，本文在深入研究嵌入式網絡控制器的基礎上搭建了一個嵌入式的硬件和軟件平臺，確保了網絡控制器穩定可靠并高效地運行，為第二次開發嵌入式網絡控制器準備了一個比較理想的嵌入式平臺。
上傳時間： 2013-04-24
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一種8 位I/O口的單片機顯示器和鍵盤接口
上傳時間： 2013-07-29
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船舶氣象儀是一套船載的自動化海洋氣象觀測系統，該系統廣泛的布置在各種船只上，可以獲得船只經過的海域內的風、濕、溫、氣壓、降雨等氣象參數。通過對海洋氣象環境實時的掌握，能夠使船舶航行安全、省時、經濟，并使因災害性天氣造成的損失減小到最低限度。通過對海洋氣象數據的存儲、統計，對我國觀測海洋環境、研究海洋、開發海洋、利用海洋都有著重要的意義。 現代測控系統除了具有高性能的數據采集、信號處理、I/O和通信接口以外，通常均需具備良好的人機接口、友好的用戶界面和強大的網絡功能等。ARM架構的嵌入式處理器和嵌入式Linux操作系統由于其優異的性能和很高的性價比，已經被廣泛地應用到各種電子產品的設計當中，并受到愈來愈多的自動化設備和智能儀表設計人員的青睞。 本課題主要研究基于ARM+Linux架構的嵌入式船舶氣象儀的設計與開發。系統硬件平臺選用ATMEL公司的AT91RM9200處理器，擴展了64M SDRAM和8M NAND FLASH，同時擴展了外圍通信設備接口包括通用串行口、CAN總線接口、網絡接口和人機交互接口等；并根據實際環境需要，進行了傳感器的選型。 軟件平臺的設計主要涉及了U－Boot引導裝載程序的建立，同時根據開發平臺的資源，配置和裁剪Linux的內核，并編寫、添加源代碼中沒有的驅動程序，如AD、鍵盤、CAN總線控制器等，重新編譯內核，下載到開發平臺。并在此基礎上，進行了應用程序的編寫。同時深入研究了嵌入式Linux下的圖形界面，將圖形界面系統MiniGUI移植到Linux系統中，設計了較完善、友好的圖形用戶界面，大大方便了用戶的操作。
上傳時間： 2013-06-12
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