在以單片機(jī)為核心的多級分布式系統(tǒng)中，常常需要擴(kuò)展單片機(jī)的串行通信口，本文分別介紹了基于SP2538 專用串行口擴(kuò)展芯片及Intel8251 的兩種串行口擴(kuò)展方法，并給出了實(shí)際的硬件電路原理及相應(yīng)的通信
標(biāo)簽： 51單片機(jī) 串行口 擴(kuò)展方法
上傳時(shí)間： 2013-08-01
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LDPC碼以其接近Shannon極限的優(yōu)異性能在編碼界引起了轟動，成為研究的熱點(diǎn)。隨著研究的不斷深入和技術(shù)的發(fā)展，目前，LDPC碼已經(jīng)被多個(gè)通信系統(tǒng)定為信道編碼方案，并被應(yīng)用到第二代數(shù)字視頻廣播衛(wèi)星(DVB—S2)通信系統(tǒng)中。由于LDPC碼譯碼過程中所涉及的數(shù)據(jù)量龐大，譯碼時(shí)序控制復(fù)雜，如何實(shí)現(xiàn)LDPC碼譯碼器成為了人們研究的重點(diǎn)。 論文以基于FPGA實(shí)現(xiàn)LDPC碼譯碼器為研究目標(biāo)，主要對譯碼算法選擇、譯碼數(shù)據(jù)量化、定點(diǎn)數(shù)據(jù)表示方式、譯碼算法關(guān)鍵運(yùn)算單元的FPGA設(shè)計(jì)和譯碼的時(shí)序控制進(jìn)行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點(diǎn)分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法，并對四種譯碼算法的糾錯(cuò)性能和譯碼復(fù)雜度進(jìn)行比較論證，選出適合硬件實(shí)現(xiàn)的譯碼方案。結(jié)合通信系統(tǒng)，對譯碼算法進(jìn)行仿真分析，確定了譯碼算法的各個(gè)參數(shù)值和譯碼量化方案。 在系統(tǒng)仿真分析論證的基礎(chǔ)之上，以歸一化最小和譯碼算法為理論方案，利用硬件描述語言編寫譯碼功能模塊，并基于FPGA實(shí)現(xiàn)了固定譯碼長度的LDPC碼譯碼器，利用MATLAB和Modelsim分別對譯碼器進(jìn)行了功能驗(yàn)證和時(shí)序驗(yàn)證，最后模擬通信系統(tǒng)完成了譯碼器的硬件測試。
標(biāo)簽： LDPC FPGA 譯碼器 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-04-24
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汽車儀表是駕駛員與汽車進(jìn)行交流的重要窗口，也是汽車高新技術(shù)的重要部分。傳統(tǒng)汽車儀表多使用指針型顯示器件為主，如步進(jìn)電機(jī)、十字線圈，輔以液晶顯示，顯示的信息量相對較少，且結(jié)構(gòu)復(fù)雜。一方面隨著汽車電子化程度的不斷提高，進(jìn)行技術(shù)創(chuàng)新，研制開發(fā)新一代汽車儀表產(chǎn)品；另一方面，由于能源和環(huán)保問題，汽車也將從內(nèi)燃機(jī)汽車發(fā)展到包括純電動汽車(BEF)、混合電動汽車(HEV)以及燃料電池汽車(FCV)的新能源汽車時(shí)代，因此結(jié)合新能源汽車信息量多、電子化程度高的特點(diǎn)，開發(fā)新一代汽車智能儀表具有重要的現(xiàn)實(shí)和長遠(yuǎn)意義。 本文正是在這樣的背景下，以同濟(jì)大學(xué)汽車學(xué)院自主研發(fā)的ROVER燃料電池轎車為研究對象，進(jìn)行了汽車智能儀表的一些功能研究與開發(fā)。所做的主要工作有： (1)根據(jù)要實(shí)現(xiàn)的功能確定所需的硬件資源，選擇合適的嵌入式硬件系統(tǒng)。 (2)嵌入式操作系統(tǒng)的選擇和二次開發(fā)。在選擇操作系統(tǒng)時(shí)要考慮到系統(tǒng)的硬件可移植性、實(shí)時(shí)性、對內(nèi)存的需求以及提供哪些開發(fā)工具等。 (3)應(yīng)用軟件的開發(fā)。主要是儀表界面設(shè)計(jì)，包括數(shù)字圖形顯示，動畫顯示，數(shù)據(jù)庫開發(fā)等。 (4)基于無線數(shù)據(jù)傳輸模塊下的GPRS無線通訊實(shí)驗(yàn)。包括客戶端和服務(wù)器端系統(tǒng)配置，動態(tài)域名解析等。 該儀表已應(yīng)用于ROVER燃料電池轎車，實(shí)踐表明，在嵌入式平臺上顯示車載信息，同傳統(tǒng)儀表相比具有較大的優(yōu)勢。可滿足小型化、輕量化的要求；造型美觀，可動畫顯示、可讀性、可視性強(qiáng)；可實(shí)現(xiàn)一表多用。從軟件方面來講，引入了操作系統(tǒng)的概念，增強(qiáng)了代碼的可讀性、可維護(hù)性、可擴(kuò)展性以及靈活性；信息顯示自由度高，顯示界面人性化，可定制；即使更換硬件平臺，也只需對操作系統(tǒng)和底層驅(qū)動程序進(jìn)行少量的移植工作，而無需修改與硬件無關(guān)的應(yīng)用代碼。
標(biāo)簽： 車載 智能儀表
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低密度校驗(yàn)碼（LDPC，Low Density Parity Check Code）是一種性能接近香農(nóng)極限的信道編碼，已被廣泛地采用到各種無線通信領(lǐng)域標(biāo)準(zhǔn)中，包括我國的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統(tǒng)中的核心技術(shù)之一。 當(dāng)今LDPC碼構(gòu)造的主流方向有兩個(gè)，分別是結(jié)合準(zhǔn)循環(huán)（QC，Quasi Cyclic）移位結(jié)構(gòu)的單次擴(kuò)展構(gòu)造和類似重復(fù)累積（RA，Repeat Accumulate）碼構(gòu)造。相應(yīng)地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實(shí)現(xiàn)簡單，但是吞吐量不高，且不容易構(gòu)造高性能的好碼。 本文在研究了上述幾種碼構(gòu)造和編碼算法之后，結(jié)合編譯碼器綜合實(shí)現(xiàn)的復(fù)雜度考慮，提出了一種切實(shí)可行的基于二次擴(kuò)展（Dex，Duplex Expansion）的QC-LDPC碼構(gòu)造方法，以實(shí)現(xiàn)高吞吐量的LDPC碼收發(fā)端；并且充分利用該類碼校驗(yàn)矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點(diǎn)，結(jié)合RU算法，提出了一種新編碼器的設(shè)計(jì)方案。 基于二次擴(kuò)展的QC-LDPC碼構(gòu)造方法，是通過對母矩陣先后進(jìn)行亂序擴(kuò)展（Pex，Permutation Expansion）和循環(huán)移位擴(kuò)展（CSEx，Cyclic Shift Expansion）實(shí)現(xiàn)的。在此基礎(chǔ)上，為了實(shí)現(xiàn)可變碼長、可變碼率，一般編譯碼器需同時(shí)支持多個(gè)亂序擴(kuò)展和循環(huán)移位擴(kuò)展的擴(kuò)展因子。本文所述二次擴(kuò)展構(gòu)造方法的特點(diǎn)在于，固定循環(huán)移位擴(kuò)展的擴(kuò)展因子大小不變，支持多個(gè)亂序擴(kuò)展的擴(kuò)展因子，使得譯碼器結(jié)構(gòu)得以精簡；構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu)，便于硬件實(shí)現(xiàn)；（偽）隨機(jī)生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能，是對硬件實(shí)現(xiàn)和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復(fù)用，使得實(shí)現(xiàn)復(fù)雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換（FS，F(xiàn)orward Substitution）模塊，同時(shí)簡化了流水線結(jié)構(gòu)，由原先RU算法的6級降低為4級；為了縮短編碼延時(shí)，設(shè)計(jì)時(shí)安排每一級流水線計(jì)算所需的時(shí)鐘數(shù)大致相同。 這種碼字構(gòu)造和編碼聯(lián)合設(shè)計(jì)方案具有以下優(yōu)勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節(jié)省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗(yàn)證。 通過在實(shí)驗(yàn)板上實(shí)測表明，上述基于二次擴(kuò)展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端，在實(shí)際應(yīng)用中具有很高的價(jià)值。 目前，LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法，及其對應(yīng)的編碼算法，也必將成為信道編碼理論未來的研究重點(diǎn)。
標(biāo)簽： LDPC FPGA 吞吐量 編碼
上傳時(shí)間： 2013-07-26
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數(shù)字圖像的壓縮是解決圖像數(shù)據(jù)量大、存儲和傳輸困難的基本措施。圖像壓縮的方法很多，一般可分為有損壓縮和無損壓縮兩大類。有損壓縮允許一定程度的信息丟失，在滿足實(shí)際應(yīng)用的條件下能夠取得較高的壓縮比；無損壓縮不允許信息丟失，但是壓縮比難以提高。在醫(yī)學(xué)圖像、遙感圖像等應(yīng)用領(lǐng)域，對于圖像的壓縮比和失真度都有著較高要求，因此需要采用近無損壓縮的方法。近無損壓縮是有損壓縮和無損壓縮的一個(gè)折衷，允許一定的失真，能夠獲得高保真還原圖像的同時(shí)，得到比無損壓縮更高的壓縮比。 JPEG-LS是連續(xù)色調(diào)靜止圖像無損和近無損壓縮的國際標(biāo)準(zhǔn)，算法復(fù)雜度低，壓縮性能優(yōu)越，但是JPEG-LS對不同圖像壓縮時(shí)壓縮比不可控制。本文在研究JPEG-LS近無損圖像壓縮算法的基礎(chǔ)上，針對具體應(yīng)用背景，提出了一種基于塊的近無損壓縮方法。進(jìn)一步利用圖像局部紋理特性分析，對不同特性的區(qū)域容忍不同的信息丟失程度，實(shí)現(xiàn)了對圖像壓縮的碼率控制。針對某工程應(yīng)用中的具體要求，我們以FPGA為平臺，采用Verilog HDL語言對改進(jìn)算法進(jìn)行了硬件實(shí)現(xiàn)。 實(shí)驗(yàn)結(jié)果證明，這種基于塊的具有碼率控制的近無損圖像壓縮算法，在實(shí)現(xiàn)較為精確的碼率控制的同時(shí)，能夠獲得較高的還原圖像質(zhì)量，而且硬件實(shí)現(xiàn)復(fù)雜度低，能夠滿足對圖像的實(shí)時(shí)壓縮要求。
標(biāo)簽： 碼率控制 圖像壓縮
上傳時(shí)間： 2013-06-18
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隨著現(xiàn)代互聯(lián)網(wǎng)規(guī)模的不斷擴(kuò)大，網(wǎng)絡(luò)數(shù)據(jù)流量迅速增長，傳統(tǒng)的路由器已經(jīng)無法滿足網(wǎng)絡(luò)的交換和路由需求。當(dāng)前，新一代路由器普遍利用了交換式路由技術(shù)，通過使用交換背板以充分利用公共通信鏈路，有效的提高了鏈路的利用率，并使各通信節(jié)點(diǎn)的并行通信成為可能。硬件系統(tǒng)設(shè)計(jì)中結(jié)合了專用網(wǎng)絡(luò)處理器，可編程器件各自的特點(diǎn)，采用了基于ASIC，F(xiàn)PGA，CPLD硬件結(jié)構(gòu)模塊化的設(shè)計(jì)方法。基于ASIC技術(shù)體系的GSR的出現(xiàn)，使得路由器的性能大大提高。但是，這種路由器主要滿足數(shù)據(jù)業(yè)務(wù)(文字，圖象)的傳送要求，不能解決全業(yè)務(wù)(語音，數(shù)據(jù)，視頻)數(shù)據(jù)傳送的需要。隨著網(wǎng)絡(luò)規(guī)模的擴(kuò)大，矛盾越來越突出，而基于網(wǎng)絡(luò)處理器技術(shù)的新一代路由器，從理論上提出了解決GSR所存在問題的解決方案。 基于網(wǎng)絡(luò)路由器技術(shù)實(shí)現(xiàn)的路由器，采用交換FPGA芯片硬件實(shí)現(xiàn)的方式，對路由器內(nèi)部各種單播、多播數(shù)據(jù)包進(jìn)行路由轉(zhuǎn)發(fā)，實(shí)現(xiàn)網(wǎng)絡(luò)路由器與外部數(shù)據(jù)收發(fā)芯片的數(shù)據(jù)通信。本文主要針對路由器內(nèi)部交換FPGA芯片數(shù)據(jù)轉(zhuǎn)發(fā)流程的特點(diǎn)，分析研究了傳統(tǒng)交換FPGA所采用的交換算法，針對簡單FIFO算法所產(chǎn)生的線頭阻塞現(xiàn)象，結(jié)合虛擬輸出隊(duì)列(VOQ)機(jī)制及隊(duì)列仲裁算法(RRM)的特點(diǎn)，并根據(jù)實(shí)際設(shè)計(jì)中各外圍接口芯片，給出了一種消除數(shù)據(jù)轉(zhuǎn)發(fā)過程中出現(xiàn)的線頭阻塞的iSLIP改進(jìn)算法。針對實(shí)際網(wǎng)絡(luò)單播、多播數(shù)據(jù)包在數(shù)據(jù)轉(zhuǎn)發(fā)處理過程的不同，給出了實(shí)際的解決方案。并對FPGA外部SSRAM包緩存帶寬的利用，數(shù)據(jù)轉(zhuǎn)發(fā)的包亂序現(xiàn)象及FPGA內(nèi)部環(huán)回?cái)?shù)據(jù)包的處理流程作了分析并提出了解決方案，有效的提高了路由器數(shù)據(jù)交換性能。 根據(jù)設(shè)計(jì)方案所采用的算法的實(shí)現(xiàn)方式，結(jié)合FPGA內(nèi)部部分關(guān)鍵模塊的功能特點(diǎn)及性能要求，給出了交換FPGA內(nèi)部可用BlockRam資源合理的分配方案及部分模塊的設(shè)計(jì)實(shí)現(xiàn)，滿足了實(shí)際的設(shè)計(jì)要求。所有處理模塊均在xilinx公司的FPGA芯片中實(shí)現(xiàn)。
標(biāo)簽： 網(wǎng)絡(luò) 報(bào)文交換 算法 路由器
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可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯(cuò)能力，如使用差錯(cuò)控制編碼。自仙農(nóng)定理提出以來，先后有許多糾錯(cuò)編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯(cuò)性能成為通信界的一個(gè)里程碑。 然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時(shí)大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實(shí)現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。 本論文在現(xiàn)場可編程門陣列(FPGA)平臺上實(shí)現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實(shí)現(xiàn)的并行Turbo編譯碼器在時(shí)鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時(shí)，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時(shí)延小于124us。本文還使用EP2C35FPGA芯片設(shè)計(jì)了系統(tǒng)開發(fā)板。該開發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測試結(jié)果表明，本文所實(shí)現(xiàn)的并行Turbo編譯碼器及其開發(fā)板運(yùn)行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實(shí)現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計(jì)與實(shí)現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計(jì)，還提出了一種基于多端口存儲器的并行子交織器和解交織器設(shè)計(jì)。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開發(fā)板設(shè)計(jì)與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
標(biāo)簽： Turbo FPGA 并行 編譯碼器
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偽隨機(jī)序列 (Pseudo-Random Sequence，PRS)廣泛應(yīng)用于密碼學(xué)、擴(kuò)頻通信、雷達(dá)、導(dǎo)航等領(lǐng)域，其設(shè)計(jì)和分析一直是國際上的研究熱點(diǎn)。混沌序列作為一種性能優(yōu)良的偽隨機(jī)序列，近年來受到越來越多的關(guān)注。尋找一種性能更為良好的混沌偽隨機(jī)序列(ChaosPseudo Random Sequence，CPRS)并且完成其硬件實(shí)現(xiàn)，在理論研究與工程應(yīng)用上都是十分有價(jià)值的。基于切延遲橢圓反射腔映射混沌系統(tǒng)(Tangent-Delay Ellipse Reflecting Cavity map System，TD-ERCS)已被理論分析和測試證明具有良好的密碼學(xué)性質(zhì)。本文介紹了一種基于TD-ERCS構(gòu)造偽隨機(jī)序列發(fā)生器 (Pseudo Random SequenceGenerator，PRSG)的新方法；并基于這種方法，提出了以現(xiàn)場可編程門陣列 (Field Programmable Gate Array，F(xiàn)PGA)為平臺的硬件設(shè)計(jì)實(shí)現(xiàn)方案，采用硬件描述語言 (VHSIC Hardware DescriptionLanguage，VHDL )完成了整個(gè)系統(tǒng)的設(shè)計(jì)，通過了仿真與適配，完成了硬件調(diào)試；詳細(xì)地論述了系統(tǒng)總體框架及內(nèi)部模塊設(shè)計(jì)，重點(diǎn)介紹了TD-ERCS算法實(shí)現(xiàn)單元的設(shè)計(jì)，并在系統(tǒng)中設(shè)計(jì)加入了異步串行接口，完善了整個(gè)系統(tǒng)的模塊化，可使系統(tǒng)嵌入到現(xiàn)有的各類密碼系統(tǒng)與設(shè)備中；基于FDELPHI編程環(huán)境，完成了計(jì)算機(jī)應(yīng)用軟件的設(shè)計(jì)，為使用基于TD-ERCS開發(fā)的PRSG硬件產(chǎn)品提供了人機(jī)交互界面，也為分析與測試硬件系統(tǒng)產(chǎn)生的CPRS提供了方便；同時(shí)依據(jù)美國國家標(biāo)準(zhǔn)與技術(shù)研究院 (National Institute of Standards andTechnology，NIST)提出的偽隨機(jī)序列性能指標(biāo)，對軟件與硬件系統(tǒng)產(chǎn)生的CPRS進(jìn)行了標(biāo)準(zhǔn)測試，軟件方法所得序列各項(xiàng)性能指標(biāo)完全合格，硬件FPGA所得序列僅三項(xiàng)測試未能通過，其原因有待進(jìn)一步研究。
標(biāo)簽： FPGA 偽隨機(jī)序列 發(fā)生器
上傳時(shí)間： 2013-06-20
上傳用戶：heart520beat
隨著計(jì)算機(jī)運(yùn)算速度的提高和計(jì)算機(jī)網(wǎng)絡(luò)的發(fā)展，基于離散對數(shù)問題和大整數(shù)因子分解問題的數(shù)字簽名算法越來越不能滿足信息安全的需要。為了滿足信息安全的要求，安全性依賴于橢圓曲線離散對數(shù)困難問題(ECDLP)的橢圓曲線密碼體制是當(dāng)前密碼學(xué)界研究的熱點(diǎn)之一。現(xiàn)有的求解ECDLP的算法都是全指數(shù)時(shí)間復(fù)雜度的算法。由于專用集成電路具有速度快、性能好、安全性高等優(yōu)勢，使得采用專用集成電路來實(shí)現(xiàn)橢圓曲線密碼體制己成為主要趨勢。因此，本課題著眼于應(yīng)用，針對基于橢圓曲線數(shù)字簽名算法的FPGA實(shí)現(xiàn)進(jìn)行了較為深入的探討與研究。 本課題從實(shí)際應(yīng)用的需要出發(fā)，以初等數(shù)論、有限域理論、數(shù)字簽名技術(shù)和橢圓曲線理論為依據(jù)，確定了如下基于橢圓曲線數(shù)字簽名算法的硬件實(shí)現(xiàn)方案：首先，對實(shí)現(xiàn)基于橢圓曲線數(shù)字簽名算法所需的算法和技術(shù)進(jìn)行了剖析和系統(tǒng)設(shè)計(jì)。然后，按照層次化、模塊化的設(shè)計(jì)思想，在Xinlinx公司的ISE 7．1工具中，采用硬件描述語言VHDL作為設(shè)計(jì)輸入，對各運(yùn)算器和控制模塊進(jìn)行電路設(shè)計(jì)；采用Menter公司的ModelSim SE 6.2b工具對之進(jìn)行功能仿真，以保證底層設(shè)計(jì)的正確性。最后，在確保每個(gè)模塊的設(shè)計(jì)正確的前提下，完成電路的總體設(shè)計(jì)，再進(jìn)行總體設(shè)計(jì)的仿真與測試。 本課題對Schnorr數(shù)字簽名算法的改進(jìn)，實(shí)現(xiàn)了比未改進(jìn)前的Schnorr數(shù)字簽名算法平均節(jié)省三分之一的運(yùn)行時(shí)間。對基于橢圓曲線數(shù)字簽名算法的設(shè)計(jì)也獲得了良好的指標(biāo)：產(chǎn)生簽名只需要1ms多的時(shí)間，驗(yàn)證簽名也需要不到3ms。本課題的研究對實(shí)現(xiàn)電子交易安全方面有重要的作用，尤其是在密鑰分配、電子貨幣、電子證券、電子商務(wù)和電子政務(wù)等領(lǐng)域都有重要的應(yīng)用價(jià)值，其成果具有廣泛的應(yīng)用前景。
標(biāo)簽： 橢圓曲線 密碼體制 數(shù)字簽名算法
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標(biāo)簽： U盤
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