很有用的一篇基于FPGA的視頻圖像處理系統(tǒng)的論文
標(biāo)簽： FPGA 視頻圖像 處理系統(tǒng)
上傳時(shí)間： 2013-10-18
上傳用戶：dave520l
提出一種基于FPGA的實(shí)時(shí)視頻信號(hào)處理平臺(tái)的設(shè)計(jì)方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號(hào)，對(duì)接收的視頻信號(hào)進(jìn)行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲(chǔ)器作為幀緩存且通過時(shí)序控制器進(jìn)行幀率提高，最后通過VGA控制模塊對(duì)圖像信號(hào)進(jìn)行像素放大并在VGA顯示器上實(shí)時(shí)顯示。整個(gè)設(shè)計(jì)使用Verilog HDL語言實(shí)現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對(duì)功能進(jìn)行了驗(yàn)證。
標(biāo)簽： FPGA 實(shí)時(shí)視頻 信號(hào)處理平臺(tái)
上傳時(shí)間： 2013-11-10
上傳用戶：sjb555
為了實(shí)現(xiàn)對(duì)非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明基于FPGA的DSU方法可以提高程序的執(zhí)行效率和系統(tǒng)的實(shí)時(shí)性，可實(shí)現(xiàn)非相參雷達(dá)的相參化功能。
標(biāo)簽： FPGA 數(shù)字穩(wěn)定校正
上傳時(shí)間： 2013-10-14
上傳用戶：603100257
基于FPGA的FFT算法實(shí)現(xiàn)
標(biāo)簽： FPGA FFT 算法
上傳時(shí)間： 2014-12-28
上傳用戶：chongchongsunnan
基于FPGA的循環(huán)冗余校驗(yàn)算法實(shí)現(xiàn)
標(biāo)簽： FPGA 循環(huán)冗余 校驗(yàn)算法
上傳時(shí)間： 2013-10-09
上傳用戶：busterman
基于FPGA的FIR數(shù)字濾波器算法實(shí)現(xiàn)
標(biāo)簽： FPGA FIR 數(shù)字濾波器 算法
上傳時(shí)間： 2013-11-12
上傳用戶：xz85592677
在軟件無線電數(shù)字接收機(jī)中，從AD前端采集過來的數(shù)字信號(hào)頻率高達(dá)72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號(hào)處理任務(wù)。因此合理的設(shè)計(jì)基于FPGA的DDC，以降低數(shù)字信號(hào)頻率，方便后端DSP實(shí)時(shí)完成相關(guān)的數(shù)字信號(hào)處理任務(wù)就顯得尤為重要。在很多數(shù)字信號(hào)處理系統(tǒng)中，數(shù)字信號(hào)頻率是非常高的，而后端數(shù)字信號(hào)處理器件幾乎不能滿足系統(tǒng)的實(shí)時(shí)性要求，此時(shí)通過合理的設(shè)計(jì)DDC就可以解決上述問題。
標(biāo)簽： FPGA DDC 仿真
上傳用戶：432234
基于FPGA的傳統(tǒng)DDS方法優(yōu)化設(shè)計(jì)
標(biāo)簽： FPGA DDS 優(yōu)化設(shè)計(jì)
上傳用戶：lmeeworm
以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開發(fā)平臺(tái)，達(dá)到既簡(jiǎn)化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案
上傳時(shí)間： 2013-11-06
上傳用戶：songkun
用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
標(biāo)簽： VerilogHDL FPGA 分頻器
上傳時(shí)間： 2013-10-28
上傳用戶：xiaoxiang
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