為解決移相全橋電路驅(qū)動及相角控制問題,設(shè)計了一種數(shù)字控制的移相全橋驅(qū)動電路.以TPL521為光耦隔離、IR2110為柵極驅(qū)動芯片.由DSP產(chǎn)生PWM信號,經(jīng)過光耦隔離和邏輯電路后送至IR2110進行相角控制.文章對IR2110驅(qū)動電路原理進行分析及參數(shù)進行設(shè)計,對TMS320F28335進行設(shè)置并給出部分代碼.實驗結(jié)果表明：通過TMS320F28335可產(chǎn)生的不同相角的PWM波形,滿足了移相全橋?qū)Σ煌嘟强刂频囊?In order to solve the problem of phase-shifted full-bridge circuit driving and phase angle control,a digitally controlled phaseshifted full-bridge driving circuit was designed. TPL521 optocoupler isolation,IR2110 gate driver chip. PWM signals are generated by the DSP and sent to the IR2110 for phase angle control after optocoupler isolation and logic circuits. This text carries on the analysis to the principle of IR2110 drive circuit and parameter design,set up and give out some code to TMS320F28335. The experimental results show that the PWM waveforms with different phase angles generated by TMS320F28335 can meet the requirements of phase-shifted full-bridge control for different phase angles.
上傳時間： 2022-05-03
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有源電力濾波器是一種新型諧波，無功補償裝置。和傳統(tǒng)無源的補償裝置相比，有源電力濾波器具有很大的優(yōu)勢，可以對諧波，無功以及負序電流實現(xiàn)實時、準確的補償。因此，有源電力濾波器得到了廣泛的研究，并開始進入工業(yè)應(yīng)用階段。隨著數(shù)字信號處理技術(shù)的高速發(fā)展，以全數(shù)字化控制技術(shù)實現(xiàn)的有源電力濾波器必將成為電力電子技術(shù)中新的研究熱點。 本論文闡述了諧波抑制的背景和目的以及國內(nèi)外諧波抑制技術(shù)的發(fā)展現(xiàn)狀，深入分析、比較了目前常用的有源濾波器的結(jié)構(gòu)和工作原理，本論文探討了單相系統(tǒng)的諧波檢測算法的各種方案及其特點，選用負荷電流基波有功分量法對諧波電流進行檢測。該方法結(jié)構(gòu)簡單，不僅適用于單相系統(tǒng)而且適用于三相系統(tǒng)。本文對單相有源電力濾波器進行了硬件和軟件設(shè)計，對各硬件部分實現(xiàn)的功能進行了具體的介紹，并給出了實現(xiàn)原理圖。軟件設(shè)計部分給出了主要程序的設(shè)計流程圖。以上設(shè)計方案在MATLAB 仿真軟件包的SIMULINK 環(huán)境下進行了仿真實現(xiàn)，仿真結(jié)果證實了本文設(shè)計的有源電力濾波器的正確性和諧波補償?shù)膶崟r性。 在理論分析和仿真研究的基礎(chǔ)上，設(shè)計了基于TMS320F2812 DSP 控制的單相并聯(lián)型電力有源濾波器，研制了實驗樣機，對并聯(lián)型有源電力濾波器進行了初實驗結(jié)果表明，本論文采用的負載電流基波有功分量算法能夠?qū)崟r，準確地提取出諧波和無功分量，同時也表明，這種基于TMS320F2812 DSP 的單相有源電力濾波器具有優(yōu)良的諧波補償特性。
上傳時間： 2013-06-19
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隨著科學(xué)技術(shù)的快速發(fā)展和數(shù)據(jù)采集系統(tǒng)的廣泛應(yīng)用，人們對數(shù)據(jù)采集系統(tǒng)的速度、精度、易操作性以及實時性的要求也在不斷地提高。通用串行總線USB作為一種新型的微機總線接口規(guī)范，以其使用方便、易于擴展、速度快等優(yōu)點而被廣泛地應(yīng)用于數(shù)據(jù)采集系統(tǒng)中。現(xiàn)場可編程門陣列最大的特點是結(jié)構(gòu)靈活，開發(fā)周期較短，適合于實時信號處理，已被廣泛應(yīng)用于通信、數(shù)據(jù)采集、圖像處理等諸多領(lǐng)域。 @@ 本文充分利用USB和FPGA的上述優(yōu)點，設(shè)計了一種基于USB2.0技術(shù)和FPGA技術(shù)相結(jié)合的高速數(shù)據(jù)采集系統(tǒng)。 @@ 首先，對數(shù)據(jù)采集基本理論及系統(tǒng)相關(guān)技術(shù)進行了簡單地介紹。 @@ 其次，對以ADC轉(zhuǎn)換器(TLC5510)、FPGA芯片(EP1C6Q240C8)為控制器和USB接口芯片(CY7C68013A-56，簡稱FX2)為主的數(shù)據(jù)采集系統(tǒng)進行了硬件設(shè)計和分析，并在此設(shè)計的基礎(chǔ)上給出相應(yīng)的原理圖、PCB。硬件設(shè)計主要包括FPGA與ADC和FX2之間的接口電路設(shè)計以及硬件邏輯設(shè)計。 @@ 再次，根據(jù)系統(tǒng)需求，對系統(tǒng)軟件部分進行了設(shè)計，分三部分：一是為滿足FX2在USB上的最大傳輸速率而編寫的固件程序；二是在PC機中的WindowsXP系統(tǒng)下利用GPD編寫USB設(shè)備驅(qū)動程序；三是充分了解FX2的主要功能特點，并編寫出應(yīng)用程序。 @@ 最后，對系統(tǒng)的軟硬件進行了調(diào)試，給出了調(diào)試結(jié)果和分析，對出現(xiàn)的問題給出了解決方案。結(jié)果表明，系統(tǒng)符合設(shè)計要求。 @@關(guān)鍵詞：USB2.0；FPGA；SOPC；數(shù)據(jù)采集；固件；
上傳時間： 2013-06-21
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矩陣運算是描述許多工程問題中不可缺少的數(shù)學(xué)關(guān)系，矩陣運算具有執(zhí)行效率好、速度快、集成度高等優(yōu)點，并且隨著動態(tài)可配置技術(shù)的發(fā)展，靈活性也有了很大的提高。因此，尋找矩陣運算的高速實現(xiàn)方法是具有很大的現(xiàn)實意義，能夠為高速運算應(yīng)用提供技術(shù)支持。 為了提高研究成果的實用性與商用性，本文主要針對某種體積小、運算速度和性能要求很高的特殊場合設(shè)計并實現(xiàn)基于FPGA的矩陣運算功能。通過系統(tǒng)地研究FPGA功能結(jié)構(gòu)、設(shè)計原理、DSP接口、IEEE-754標準，深入學(xué)習(xí)浮點數(shù)及矩陣的基礎(chǔ)運算以及硬件編程語言等內(nèi)容，根據(jù)矩陣運算的特點和原理，討論了硬件設(shè)計方面重點對具體核心器件結(jié)構(gòu)、特點以及有關(guān)FPGA的設(shè)計流程和控制器Verilog HDL硬件編程語言代碼方面內(nèi)容，確定了基于FPGA浮點運算及矩陣運算單元的Verilog HDL設(shè)計方法，在Quartus II平臺上對其仿真、記錄運算結(jié)果，并對采集到的數(shù)據(jù)結(jié)果進行了深入分析與總結(jié)。 本設(shè)計通過幾種矩陣算法利用FPGA和MATLAB分別進行了實現(xiàn)測試，驗證了設(shè)計結(jié)果的正確性，證明了本設(shè)計中矩陣運算速率的實用性與高效性，提高了系統(tǒng)資源利用率和系統(tǒng)可靠性，為今后在工程、軍事、通訊等生產(chǎn)生活各個領(lǐng)域應(yīng)用打下良好基礎(chǔ)。
上傳時間： 2013-07-07
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現(xiàn)代社會信息量爆炸式增長，由于網(wǎng)絡(luò)、多媒體等新技術(shù)的發(fā)展，用戶對帶寬和速度的需求快速增加。并行傳輸技術(shù)由于時鐘抖動和偏移，以及PCB布線的困難，使得傳輸速率的進一步提升面臨設(shè)計的極限；而高速串行通信技術(shù)憑借其帶寬大、抗干擾性強和接口簡單等優(yōu)勢，正迅速取代傳統(tǒng)的并行技術(shù)，成為業(yè)界的主流。 本論文針對目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺進行仿真設(shè)計。本論文的主要工作是以某低成本相控陣雷達信號處理機為設(shè)計平臺，在其中的一塊信號處理板上，進行了基于LVDS(Low VoltageDifferential Signal)技術(shù)的高速LinkPort(鏈路口)設(shè)計和基于CML(Current ModeLogic)技術(shù)的Rocket I/O高速串行接口設(shè)計。首先在FPGA的軟件中進行程序設(shè)計和功能、時序的仿真，當仿真驗證通過之后，重點是在硬件平臺上進行調(diào)試。硬件調(diào)試驗證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進行數(shù)據(jù)的互相傳送，接收和發(fā)送的數(shù)據(jù)相同，證明了高速鏈路口設(shè)計的正確性。并且在硬件調(diào)試時對Rocket IO GTP收發(fā)器進行回環(huán)設(shè)計，經(jīng)過回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同，證明了Rocket I/O高速串行接口設(shè)計的正確性。
上傳時間： 2013-04-24
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隨著我國加入WTO，我國逐漸成為世界縫制設(shè)備生產(chǎn)和銷售中心。在縫制設(shè)備行業(yè)占據(jù)極其重要地位的繡花機行業(yè)也因此而得到迅速發(fā)展，我國繡花機產(chǎn)量已占據(jù)全球繡花機產(chǎn)量的70％。但是，我國的繡花機行業(yè)在發(fā)展的過程中仍存在和面臨著很多問題。一方面是產(chǎn)品結(jié)構(gòu)和產(chǎn)品質(zhì)量，我國的繡花機主要以中低檔為主，在噪聲、刺繡質(zhì)量、效率、產(chǎn)品壽命以及維護性等方面與國外先進機型存在較大差距；另一方面是技術(shù)實力和創(chuàng)新能力，作為繡花機全部技術(shù)核心的控制器，國內(nèi)能開發(fā)的公司屈指可數(shù)，缺乏有效的競爭，且技術(shù)實力和創(chuàng)新能力無法與國際企業(yè)相抗衡。 針對上述情況，本文分析了繡花機的工作原理和當前主流繡花機的控制方式及特點，在研究室已完成的中低速平繡型工業(yè)繡花機課題的基礎(chǔ)上，設(shè)計了一種基于硬實時嵌入式操作系統(tǒng)WinCE5.0，以32位RISC架構(gòu)ARM9處理器S3C2440A為主控芯片，以MAXII系列CPLDEPM1270為接口芯片的高速繡花機控制器。整個繡花機以高速，高質(zhì)量為目標，以伺服電機作為主軸驅(qū)動，步進電機作為X/Y軸驅(qū)動，帶USB接口和Ethernet接口，預(yù)留特種繡接口，帶高分辨率彩色觸摸屏，功能豐富，操作方便。 本文分7章，第一章闡述了課題背景，繡花機發(fā)展現(xiàn)狀和關(guān)鍵技術(shù)；第二章從原理出發(fā)完成了需求分析，硬件和操作系統(tǒng)選型和項目規(guī)劃；第三章完成了總體硬件系統(tǒng)設(shè)計并重點介紹了驅(qū)動系統(tǒng)，CPLD單元，主控制板的設(shè)計和各種資源的分配；第四章在分析WinCE及其項目開發(fā)流程和環(huán)境構(gòu)建的基礎(chǔ)上，完成了軟件的總體框架設(shè)計并介紹了相關(guān)設(shè)計要點。第五章主要是驅(qū)動程序和運動控制模塊并以步進電機驅(qū)動的開發(fā)為例介紹了流驅(qū)動的開發(fā)過程和相關(guān)的技術(shù)要點。第六章設(shè)計了一種自主的內(nèi)部花樣格式并完成了相應(yīng)的測試。最后一章是對本課題的總結(jié)和展望。 本文不僅從項目研究與開發(fā)和軟件工程的高度詳細探討了基丁ARM和WinCE5.0的繡花機控制器的整個開發(fā)過程，也具體的從硬件設(shè)計，資源配置，軟件編寫，驅(qū)動開發(fā)，運動控制和花樣處理等多個方面進行了深入的分析和研究。本課題的工作對于高速高檔繡花機的開發(fā)具有很好的參考價值和實踐意義，對于提升國內(nèi)繡花機行業(yè)在高端市場與國外企業(yè)的競爭力，提升民族品牌價值，改變國內(nèi)繡花機控制器被少數(shù)公司所壟斷，增加良性有效競爭有積極影響。
上傳時間： 2013-06-29
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提出了一種星載IEEE 1394智能終端的設(shè)計方案，介紹了基于MC8051軟核與Actel APA系列FPGA開發(fā)IEEE 1394總線接口的設(shè)計過程與要點，實現(xiàn)了靈活、小型化、易于擴展的1394總線接口。
上傳時間： 2014-12-27
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基于DSP28035的高速永磁無刷直流電機驅(qū)動系統(tǒng)，包括論文和軟硬設(shè)計資料。摘要參賽作品為基于DSP28035的高速永磁無刷直流電機驅(qū)動系統(tǒng)。該系統(tǒng)以一臺額定轉(zhuǎn)速60 krpm的高速永磁無刷直流電機、交錯并聯(lián)的Buck電路以及全橋電路為硬件平臺，以DSP28035為控制核心，實現(xiàn)了調(diào)壓調(diào)速功能和基于坐標變換的無位置傳感器新技術(shù)。為實現(xiàn)該系統(tǒng)要求，本作品充分利用了DSP28035的資源例如：CLA模塊，模擬比較器、HPWM模塊以及AD轉(zhuǎn)換模塊等。AbstractThis work is the drive system for a high speed permanent magnet burshless dc motor based on DSP28035. The hardware platform consists of a BLDC motor(rated speed is 60000rpm), a Buck circuit and an inverter. Under the control of DSP28035, this system can achieve the goal of adjusting the motor’s speed with voltage and the function of sensorless control based on the coordinate transformation. By making full use of resources of the core, such as CLA, analog comparator, HPWM and AD converters, the whole system can meet the requirements.1 引言高速永磁無刷直流電機驅(qū)動系統(tǒng)由于基波頻率較高（一般在1kHZ以上），利用逆變橋斬波進行調(diào)速的控制方式通常會受到開關(guān)管開關(guān)頻率的限制，因此該系統(tǒng)多采用三相全橋前級加Buck電路進承擔調(diào)壓調(diào)速的功能，而三相全橋主要承擔邏輯換相的功能。然而，傳統(tǒng)Buck電路所需電感的體積較大，增加了系統(tǒng)的體積，降低了系統(tǒng)的功率密度。
上傳時間： 2022-05-08
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隨著信息時代的到來，用戶對數(shù)據(jù)保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經(jīng)信道傳輸后，到達接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對固定，性能強，不但可以糾正隨機差錯，而且對突發(fā)錯誤的糾錯能力也很強，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當大的經(jīng)濟價值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計了一種便于硬件實現(xiàn)的脈動關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實現(xiàn)。由于進行了超前運算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時延時更小。 本論文設(shè)計了C++仿真平臺，并與HDL代碼結(jié)果進行了對比驗證。Verilog HDL代碼經(jīng)過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態(tài)時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設(shè)計在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟價值。
上傳時間： 2013-04-24
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高速大容量數(shù)據(jù)采集存儲技術(shù)在通信、航天、氣象、雷達等多個領(lǐng)域中擁有著廣泛應(yīng)用。各領(lǐng)域科技與信息技術(shù)不斷發(fā)展，對數(shù)據(jù)的采集和傳輸速率要求越來越高，對數(shù)據(jù)存儲的速度和容量要求也越來越高。高速數(shù)據(jù)存儲主要包括存儲介質(zhì)選取、存儲器控制、數(shù)據(jù)存儲和總線應(yīng)用等，如何實時、高速、連續(xù)大量地采集存儲數(shù)據(jù)是一個關(guān)鍵性問題。 本文設(shè)計了一種基于FPGA控制的高速數(shù)據(jù)采集存儲系統(tǒng)。該系統(tǒng)選用符合ATA-6規(guī)范的IDE硬盤作為數(shù)據(jù)存儲介質(zhì)，采用RAID0配置的磁盤陣列形式，并配合板載的128MB內(nèi)存實現(xiàn)對數(shù)據(jù)的高速大容量穩(wěn)定存儲。 該磁盤陣列同時管理五個IDE硬盤，平均數(shù)據(jù)流達到250MB/s，峰值傳輸速率達到500MB/s，也可以擴展更多硬盤構(gòu)成大容量的磁盤陣列。系統(tǒng)采用PCI-9054橋芯片與計算機連接，可同時存儲四路AD數(shù)據(jù)，可以通過人機交互界面實時監(jiān)控數(shù)據(jù)采集情況，在計算機上實現(xiàn)整個磁盤陣列的實時控制。
標簽： FPGA 高速數(shù)據(jù) 采集
上傳時間： 2013-06-14
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