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基本結構

AVR單片機的基本組成

單片機是構成單片機嵌入式系統的核心器件。本章首先將介紹一般單片機的基本組成和結構，使大家對單片機片內的硬件有基本了解和認識。掌握了單片機的基本結構和組成，對學習、了解任何一種類型單片機的工作原理，編寫單片機的系統軟件以及和設計外圍電路都是非常重要的。作為一個實例，本章重點以新型的，采用RISC指令的AVR高速單片機作為主要介紹對象，以本書中主要講解和使用的一款AVR單片機ATmega16為主線，詳細介紹AVR單片機的基本結構和系統構成。

標簽： AVR 單片機基本組成

上傳時間： 2014-12-27

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單片機開發中應掌握的幾個基本技巧

單片機開發中應掌握的幾個基本技巧.

標簽： 單片機開發基本技巧

上傳時間： 2013-11-22

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Keil C51開發系統基本知識3

Keil C51開發系統基本知識3 1. 1. 專用寄存器include文件例如8031、8051均為REG51.h其中包括了所有8051的SFR及其位定義，一般系統都必須包括本文件。2. 2. 絕對地址include文件absacc.h該文件中實際只定義了幾個宏，以確定各存儲空間的絕對地址。3. 3. 動態內存分配函數，位于stdlib.h中 4. 4. 緩沖區處理函數位于“string.h”中其中包括拷貝比較移動等函數如：memccpy memchr memcmp memcpy memmove memset這樣很方便地對緩沖區進行處理。5. 5. 輸入輸出流函數，位于“stdio.h”中流函數通8051的串口或用戶定義的I/O口讀寫數據，缺省為8051串口，如要修改，比如改為LCD顯示，可修改lib目錄中的getkey.c及putchar.c源文件，然后在庫中替換它們即可。3. 第三節 Keil C51庫函數原型列表

標簽： Keil C51 開發系統基本知識

上傳時間： 2013-11-06

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初學單片機必會40個基本實驗

初學單片機必會40個基本實驗.pdf

標簽： 單片機實驗

上傳時間： 2013-11-03

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C51基本語法

數據類型和運算符、表達式是是C51語言程序設計的最基礎知識，C51語言把數據分成了多種數據類型，并提供了豐富的運算對數據進行處理。本章對C51語言的基本數據類型、常量變量、運算符及表達式等進行詳細介紹。1．掌握數據類型的概念，了解C51語言能夠處理的數據類型。2．掌握常量的概念，掌握各種類型常量的特點及表示形式。3．掌握變量的概念，了解int、float、char型變量的特點，掌握這三種類型變量的定義、賦值和使用方法。理解C51中變量的存儲和編譯模式的關系，掌握單片機片內資源的訪問方法。4．了解C51語言的基本運算符及其特點，掌握運算符的優先級和結合性的概念。5．了解算術運算表達式、關系表達式及邏輯表達式的特點，熟練進行表達式計算，能熟練進行實際問題的表達式描述。6．熟悉自增、自減運算的特點，掌握賦值運算，了解逗號運算符和逗號表達式。7．掌握數據類型轉換的概念，能進行基本的數據類型轉換。

標簽： C51

上傳時間： 2013-12-26

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C51基本結構程序設計

C51基本結構程序設計1．掌握if語句來實現選擇結構，能利用if語句編寫相應的分枝結構的程序。在嵌套if語句中，一定要搞清楚else與哪個if結合的問題。2．掌握switch語句來實現多向分枝選擇結構，能利用switch語句編寫相應的分枝結構的程序。 3. 掌握循環語句的即初始化、循環體、循環控制及結束四個部分，并能進行循環語句的程序設計。分別掌握for 語句、while語句以及do-while語句的使用語法及方法，能利用這三種循環結構進行循環程序設計，理解這三種語句的異同。4．理解并掌握continue、break語句在循環結構和選擇結構中的作用。對于goto語句，理解該語句優缺點。C51語言是結構化編程語言。結構化語言的基本元素是模塊，它是程序的一部分．只有一個出口和一個入口．不允許有偶然的中途插入或以模塊的其它路徑退出。結構化編程語言在沒有妥善保護或恢復堆棧和其它相關的寄存器之前，不應隨便跳入或跳出一個模塊。因此使用這種結構化語言進行編程，當要退出中斷時，堆棧不會因為程序使用了任何可以接受的命令而崩潰。結構化程序由若干模塊組成，每個模塊中包含著若干個基本結構，而每個基本結構中可以有若干條語句。歸納起來，C51程序有順序結構、選擇結構、循環結構共三種結構。

標簽： C51 基本結構程序設計

上傳時間： 2013-11-01

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單片機開發中應掌握的幾個基本技巧

在單片機應用開發中，代碼的使用效率問題、單片機抗干擾性和可靠性等問題仍困擾著工程師。為幫助工程師解決單片機設計上的難題，《電子工程專輯》網站特邀Holtek香港分公司工程部處長鄧宏杰先生擔任《單片機應用編程技巧》專題討論的嘉賓，與廣大設計工程師交流單片機設計開發經驗?，F根據論壇中的討論歸納出單片機開發中應掌握的幾個基本技巧。一、如何提高C語言編程代碼的效率鄧宏杰指出，用C語言進行單片機程序設計是單片機開發與應用的必然趨勢。他強調:“ 如果使用C編程時，要達到最高的效率，最好熟悉所使用的C編譯器。先試驗一下每條C語言編譯以后對應的匯編語言的語句行數，這樣就可以很明確的知道效率。在今后編程的時候，使用編譯效率最高的語句。” 他指出，各家的C編譯器都會有一定的差異，故編譯效率也會有所不同，優秀的嵌入式系統C編譯器代碼長度和執行時間僅比以匯編語言編寫的同樣功能程度長5-20％。他說：“對于復雜而開發時間緊的項目時，可以采用C語言，但前提是要求你對該MCU系統的C語言和C編譯器非常熟悉，特別要注意該C編譯系統所能支持的數據類型和算法。雖然C語言是最普遍的一種高級語言，但由于不同的MCU廠家其C語言編譯系統是有所差別的，特別是在一些特殊功能模塊的操作上。所以如果對這些特性不了解，那么調試起來問題就會很多，反而導致執行效率低于匯編語言?！?二、如何減少程序中的bug？對于如何減少程序的bug，鄧宏杰給出了一些建議，他指出系統運行中應考慮的超范圍管理參數有： 1．物理參數。這些參數主要是系統的輸入參數，它包括激勵參數、采集處理中的運行參數和處理結束的結果參數。合理設定這些邊界，將超出邊界的參數都視為非正常激勵或非正?；貞M行出錯處理。 2．資源參數。這些參數主要是系統中的電路、器件、功能單元的資源，如記憶體容量、存儲單元長度、堆疊深度。在程式設計中，對資源參數不允許超范圍使用。 3．應用參數。這些應用參數常表現為一些單片機、功能單元的應用條件。如E2PROM的擦寫次數與資料存儲時間等應用參數界限。 4．過程參數。指系統運行中的有序變化的參數。

標簽： 單片機開發基本技巧

上傳時間： 2013-10-21

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靜態時序分析基本原理和時序分析模型

01_靜態時序分析基本原理和時序分析模型

標簽： 靜態時序分析時序分析模型

上傳時間： 2013-11-17

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Verilog基本電路設計指導書

Verilog基本電路設計指導書

標簽： Verilog 基本電路設計指導

上傳時間： 2013-11-19

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Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種：　　系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。　　算法級（algorithm）：用高級語言結構實現設計算法的模型。　　RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。　　門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。　　開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。　　一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。　　Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能：　　· 可描述順序執行或并行執行的程序結構。　　· 用延遲表達式或事件表達式來明確地控制過程的啟動時間。　　· 通過命名的事件來觸發其它過程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環程序結構。　　· 提供了可帶參數且非零延續時間的任務（task）程序結構。　　· 提供了可定義新的操作符的函數結構（function）。　　· 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。　　· Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能：　　- 提供了完整的一套組合型原語（primitive）; 　　- 提供了雙向通路和電阻器件的原語; 　　- 可建立MOS器件的電荷分享和電荷衰減動態模型。　　Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。　　Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。

標簽： Verilog_HDL

上傳時間： 2013-11-23

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