多路選擇器 verilog CPLD EPM1270 源代碼
標(biāo)簽： verilog CPLD 1270 EPM
上傳時(shí)間： 2016-11-24
上傳用戶：xcy122677
多路選擇器是一個(gè)多輸入，單輸出的組合邏輯電路，在算法電路的實(shí)現(xiàn)中常用來根據(jù)地址碼來調(diào)度數(shù)據(jù)。
標(biāo)簽： 多路 選擇器 輸入
上傳時(shí)間： 2014-01-22
上傳用戶：AbuGe
linux下同一個(gè)進(jìn)程中多個(gè)定時(shí)器實(shí)現(xiàn)。簡單描述下定時(shí)器模塊的實(shí)現(xiàn)，有一個(gè)manager單例類保存所有CTimer對(duì)象，開啟一線程運(yùn)行延遲函數(shù)，每次延遲間隔到，掃描保存CTimer的容器，對(duì)每個(gè)CTimer對(duì)象執(zhí)行減少時(shí)間操作，減少到0則執(zhí)行回調(diào)函數(shù)。對(duì)一次性CTimer，超時(shí)則從容器中刪除，循環(huán)型的將間隔時(shí)間重置，不從容器中移除。 CTimer的start執(zhí)行將對(duì)象插入到manager容器中操作；stop執(zhí)行將對(duì)象從manager容器中刪除的操作；reset執(zhí)行先刪除，重置間隔，然后再放到容器中，reset不改變CTimer的定時(shí)器類型屬性。 代碼來源于CppExplore，感謝博客主的共享。
標(biāo)簽： linux 定時(shí)器 進(jìn)程 模塊
上傳時(shí)間： 2017-01-03
上傳用戶：daguda
2選1多路選擇器的VHDL完整描述，即可以直接綜合出實(shí)現(xiàn)相應(yīng)功能的邏輯電路及其功能器件。圖6-1是此描述對(duì)應(yīng)的邏輯圖或者器件圖
標(biāo)簽： VHDL 多路 選擇器
上傳時(shí)間： 2017-01-24
上傳用戶：源弋弋
多層感知器的分類程序!
標(biāo)簽： 多層 分類 程序
上傳時(shí)間： 2017-01-26
上傳用戶：moshushi0009
軟件的使用程序并附上開發(fā)板的原理圖,希望對(duì)你是一個(gè)很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡單狀態(tài)機(jī),
標(biāo)簽： BCD 軟件 使用程序 8位
上傳時(shí)間： 2014-01-05
上傳用戶：xzt
一個(gè)比較簡單的2選1多路選擇器，初學(xué)者可以借以熟悉軟件
標(biāo)簽： 比較 多路 選擇器
上傳時(shí)間： 2014-01-03
上傳用戶：集美慧
FPGA 開發(fā)板源碼。芯片為Mars EP1C6F.VHDL語言。可實(shí)現(xiàn)一些基本的功能。如乘法器、加法器、多路選擇器等。
標(biāo)簽： FPGA Mars VHDL EP
上傳時(shí)間： 2017-05-25
上傳用戶：shizhanincc
FPGA開發(fā)板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎(chǔ)實(shí)驗(yàn)的源碼。包括加法器、減法器、乘法器、多路選擇器等。
標(biāo)簽： Verilog EP1C6F FPGA Mars
上傳時(shí)間： 2014-11-10
上傳用戶：15736969615
多功能計(jì)時(shí)器,具有校準(zhǔn)，顯示，可分別多秒，分小時(shí)，年，月，日操作和顯示
標(biāo)簽： 多功能 計(jì)時(shí)器 校準(zhǔn)
上傳時(shí)間： 2014-11-27
上傳用戶：yy541071797
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