TI-CCS-IDE教程
標(biāo)簽： TI-CCS-IDE 教程
上傳時(shí)間： 2013-07-08
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多通道同步數(shù)據(jù)采集系統(tǒng)的典型模型,并針對醫(yī)療系統(tǒng)設(shè)計(jì)完成了基于ADC0809的多通道同步數(shù)據(jù)采集裝\r\n置,采集綜合運(yùn)用了光耦隔離及抗干擾、自修復(fù)等技術(shù),提高了系統(tǒng)的性價(jià)比。\r\n
標(biāo)簽： 0809 ADC 醫(yī)療系統(tǒng) 多通道
上傳時(shí)間： 2013-08-08
上傳用戶：busterman
多功能波形發(fā)生器VHDL程序與仿真\r\nURAT VHDL程序與仿真\r\nASK調(diào)制與解調(diào)VHDL程序及仿真\r\n LCD控制VHDL程序與仿真
標(biāo)簽： VHDL 多功能 仿真 波形發(fā)生器
上傳時(shí)間： 2013-08-09
上傳用戶：pkkkkp
SAR-GMTI_Range_Compression_Implementation_in_FPGAs\\r\\n\\r\\n在多FPGA陣列上實(shí)現(xiàn)SAR距離脈壓，超長點(diǎn)數(shù)脈壓的FPGA實(shí)現(xiàn)
標(biāo)簽： FPGA SAR 陣列 脈壓
上傳用戶：13160677563
通過 VLYNQ 把 Xilinx FPGA 作為 TI DSP 的外設(shè).rar
標(biāo)簽： Xilinx VLYNQ FPGA DSP
上傳時(shí)間： 2013-08-13
上傳用戶：lz4v4
大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略,希望有需要的人喜歡
標(biāo)簽： FPGA 大型 多時(shí)鐘 策略
上傳時(shí)間： 2013-08-14
上傳用戶：zhichenglu
TI 原裝開發(fā)板 DM6467 原理圖 CPLD 給需要的人
標(biāo)簽： 6467 DM 開發(fā)板 原理圖
上傳用戶：qingzhuhu
采用Altera公司的FPGA芯片，在MAX+plus II軟件平臺上實(shí)現(xiàn)多路HDLC電路
標(biāo)簽： Altera FPGA HDLC plus
上傳時(shí)間： 2013-08-16
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多款FPGA CPLD開發(fā)板的原理圖，很好的線路設(shè)計(jì)參考
標(biāo)簽： FPGA CPLD 開發(fā)板 原理圖
上傳時(shí)間： 2013-08-18
上傳用戶：shanml
基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
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