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多核設(shè)(shè)計(jì)

  • 基于FPGA嵌入式指紋識(shí)別系統(tǒng)研究.rar

    隨著科學(xué)技術(shù)的發(fā)展,指紋識(shí)別技術(shù)被廣泛應(yīng)用到各種不同的領(lǐng)域。對(duì)于一般的指紋識(shí)別系統(tǒng),其設(shè)計(jì)要求具有很高的實(shí)時(shí)性和易用性,因此識(shí)別算法應(yīng)該具有較低的復(fù)雜度,較快的運(yùn)算速度,從而滿足實(shí)時(shí)性的要求。所以有必要根據(jù)不同的識(shí)別算法采用不同的實(shí)現(xiàn)平臺(tái),使得指紋識(shí)別系統(tǒng)具有較高的可靠性、實(shí)時(shí)性、有效性等性能要求。 SOPC片上可編程系統(tǒng)和嵌入式系統(tǒng)是當(dāng)前電子設(shè)計(jì)領(lǐng)域中最熱門(mén)的概念。NiosⅡ是Altera.公司開(kāi)發(fā)的一種采用流水線技術(shù)、單指令流的RISC嵌入式處理器軟核,可以將它嵌入到FPGA內(nèi)部,與用戶自定義邏輯組建成一個(gè)基于FPGA的片上專用系統(tǒng)。 本文在綜合考慮各種應(yīng)用情況的基礎(chǔ)上,以網(wǎng)絡(luò)技術(shù)、數(shù)據(jù)庫(kù)技術(shù)、指紋識(shí)別技術(shù)和嵌入式系統(tǒng)技術(shù)為理論基礎(chǔ),提出了一種有效可行的系統(tǒng)架構(gòu)方案。對(duì)指紋識(shí)別技術(shù)中各個(gè)環(huán)節(jié)的算法和原理進(jìn)行了深入研究,合理的改進(jìn)了部分指紋識(shí)別算法;同時(shí)為了提高系統(tǒng)的實(shí)時(shí)性,采用NiosⅡ嵌入式處理器和FPGA硬件模塊實(shí)現(xiàn)指紋圖像處理主要算法。論文主要包括以下幾個(gè)方面: 1、對(duì)指紋圖像預(yù)處理、特征提取和特征匹配算法原理進(jìn)行闡述,同時(shí)改進(jìn)了指紋圖像的細(xì)化算法,提高了算法的性能,并設(shè)計(jì)了一套實(shí)用的指紋特征數(shù)據(jù)結(jié)構(gòu); 2、針對(duì)指紋圖像預(yù)處理模塊,包括圖像的歸一化、頻率提取、方向提取以及方向?yàn)V波,采用基于FPGA的硬件電路的方式實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明,在保證系統(tǒng)誤識(shí)率較低、可靠性高的基礎(chǔ)上,大大提高了系統(tǒng)的執(zhí)行速度; 3、改變了傳統(tǒng)的單枚指紋識(shí)別方法,提出采用多枚指紋唯一標(biāo)識(shí)身份,大大降低了識(shí)別系統(tǒng)的誤識(shí)率; 4、改進(jìn)了傳統(tǒng)的基于三角形匹配中獲取基準(zhǔn)點(diǎn)的方法,同時(shí)結(jié)合可變界限盒思想進(jìn)行指紋特征匹配。 5、結(jié)合COM+技術(shù)、數(shù)據(jù)庫(kù)技術(shù)和網(wǎng)絡(luò)技術(shù),開(kāi)發(fā)了后臺(tái)指紋特征匹配服務(wù)系統(tǒng),實(shí)現(xiàn)了嵌入式指紋識(shí)別系統(tǒng)同數(shù)據(jù)庫(kù)的實(shí)時(shí)信息交換。 實(shí)驗(yàn)結(jié)果表明,本文所提出的系統(tǒng)構(gòu)架方案有效可行,基于FPGA的自動(dòng)指紋識(shí)別系統(tǒng)在速度、功耗、擴(kuò)展性等方面具有獨(dú)特的優(yōu)勢(shì),擁有廣闊的發(fā)展前景。

    標(biāo)簽: FPGA 嵌入式 指紋識(shí)別

    上傳時(shí)間: 2013-08-04

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  • 基于RS-485的多點(diǎn)數(shù)據(jù)采集與顯示系統(tǒng).rar

    基于RS-485的多點(diǎn)數(shù)據(jù)采集與顯示系統(tǒng)。

    標(biāo)簽: 485 RS 多點(diǎn)

    上傳時(shí)間: 2013-05-24

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  • MDIO接口邏輯設(shè)計(jì)及其FPGA驗(yàn)證.rar

    隨著集成電路技術(shù)的飛速發(fā)展,芯片的規(guī)模越來(lái)越大,集成度越來(lái)越高,工作頻率越來(lái)越快,但是芯片的設(shè)計(jì)能力卻面臨巨大的挑戰(zhàn)。而IP核的重用則是解決當(dāng)今芯片設(shè)計(jì)所面臨問(wèn)題的最有效的解決方法。 MDIO接口模塊為以太網(wǎng)接口芯片中MAC層對(duì)PHY器件的控制管理接口。隨著以太網(wǎng)技術(shù)的快速發(fā)展以及MAC應(yīng)用越來(lái)越廣泛,MDIO接口模塊的應(yīng)用也越來(lái)越多,因此將MDIO接口模塊設(shè)計(jì)成可重用的IP核對(duì)于以各種太網(wǎng)接口集成芯片的設(shè)計(jì)具有很重要的作用。 本文詳細(xì)描述了MDIO接口模塊IP核的設(shè)計(jì),介紹了該IP核的系統(tǒng)結(jié)構(gòu)以及各個(gè)子模塊的詳細(xì)設(shè)計(jì)方法,對(duì)此IP核進(jìn)行了仿真驗(yàn)證,最后進(jìn)行了FPGA測(cè)試,功能和性能達(dá)到了要求,最終通過(guò)了IP審核流程并且已成功應(yīng)用于企業(yè)的以太網(wǎng)接口芯片中。

    標(biāo)簽: MDIO FPGA 接口

    上傳時(shí)間: 2013-06-20

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  • 基于FPGA的多路脈沖時(shí)序控制電路設(shè)計(jì)與實(shí)現(xiàn).rar

    在團(tuán)簇與激光相互作用的研究中和在團(tuán)簇與加速器離子束的碰撞研究中,需要對(duì)加速器束流或者激光束進(jìn)行脈沖化與時(shí)序同步,同時(shí)用于測(cè)量作用產(chǎn)物的探測(cè)系統(tǒng)如飛行時(shí)間譜儀(TOF)等要求各加速電場(chǎng)的控制具有一定的時(shí)序匹配。在整個(gè)實(shí)驗(yàn)中,需要用到符合要求的多路脈沖時(shí)序信號(hào)控制器,而且要求各脈沖序列的周期、占空比、重復(fù)頻率等方便可調(diào)。為此,本論文基于FPGA設(shè)計(jì)完成了一款多路脈沖時(shí)序控制電路。 本文基于Altera公司的Cyclone系列FPGA芯片EPlC3T100C8,設(shè)計(jì)出了一款可以同時(shí)輸出8路脈沖序列、各脈沖序列之間具有可調(diào)高精度延遲、可調(diào)脈沖寬度及占空比等。論文討論了FPGA芯片結(jié)構(gòu)及開(kāi)發(fā)流程,著重討論了較高頻率脈沖電路的可編程實(shí)現(xiàn)方法,以及如何利用VHDL語(yǔ)言實(shí)現(xiàn)硬件電路軟件化設(shè)計(jì)的技巧與方法,給出了整個(gè)系統(tǒng)設(shè)計(jì)的原理與實(shí)現(xiàn)。討論了高精密電源的PWM技術(shù)原理及實(shí)現(xiàn),并由此設(shè)計(jì)了FPGA所需電源系統(tǒng)。給出了配置電路設(shè)計(jì)、數(shù)據(jù)通信及接口電路的實(shí)現(xiàn)。開(kāi)發(fā)了上層控制軟件來(lái)控制各路脈沖時(shí)序及屬性。 該電路工作頻率200MHz,輸出脈沖最小寬度可達(dá)到10ns,最大寬度可達(dá)到us甚至ms量級(jí)。可以同時(shí)提供l路同步脈沖和7路脈沖,并且7路脈沖相對(duì)于同步脈沖的延遲時(shí)間可調(diào),調(diào)節(jié)步長(zhǎng)為5ns。

    標(biāo)簽: FPGA 多路 脈沖

    上傳時(shí)間: 2013-06-15

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  • 多功能EDA仿真/教學(xué)實(shí)驗(yàn)系統(tǒng)

    多功能EDA仿真/教學(xué)實(shí)驗(yàn)系統(tǒng)產(chǎn)品簡(jiǎn)介北京普立華電子科技有限公司研發(fā)部提供核心模塊-單片機(jī)系統(tǒng)核心模塊-CPLD核心模塊-FP

    標(biāo)簽: EDA 多功能 仿真 教學(xué)實(shí)驗(yàn)系統(tǒng)

    上傳時(shí)間: 2013-05-26

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  • SmartSOPC 多功能教學(xué)實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)

    SmartSOPC 多功能教學(xué)實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)――產(chǎn)品特性及技術(shù)參數(shù)概述:SmartSOPC 多功能教學(xué)實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)集眾多種功能于一體,是SOPC

    標(biāo)簽: SmartSOPC 多功能 教學(xué)實(shí)驗(yàn) 開(kāi)發(fā)平臺(tái)

    上傳時(shí)間: 2013-06-07

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  • 基于FPGA實(shí)現(xiàn)數(shù)控步進(jìn)電機(jī)多軸連動(dòng)

    數(shù)控系統(tǒng)在工礦領(lǐng)域已得到廣泛應(yīng)用,計(jì)算機(jī)數(shù)控系統(tǒng)通過(guò)對(duì)數(shù)字化信息的處理和運(yùn)算,并轉(zhuǎn)化成脈沖信號(hào),實(shí)現(xiàn)對(duì)步進(jìn)電機(jī)的控制,進(jìn)而控制數(shù)控機(jī)床動(dòng)作和零件加工。隨著嵌入式技術(shù)的發(fā)展,我們可以設(shè)計(jì)規(guī)模更小,成本更低,功能更特定的嵌入式系統(tǒng)來(lái)完成傳統(tǒng)計(jì)算機(jī)數(shù)控系統(tǒng)所完成的工作。 步進(jìn)電機(jī)以其精度高、控制靈活、定位準(zhǔn)確、起停迅速、工作可靠、能直接接受數(shù)字信號(hào)的特點(diǎn),成為數(shù)控系統(tǒng)中的重要執(zhí)行部件。然而根據(jù)步進(jìn)電機(jī)的特性,必須要采取適當(dāng)而有效的升降速控制策略,特別是在多電機(jī)連動(dòng)的系統(tǒng)中,對(duì)多個(gè)電機(jī)連動(dòng)的速度控制和脈沖分配也很值得研究。在本文中作者將介紹一種三軸連動(dòng)的速度控制和脈沖分配的優(yōu)化算法,以及其在基于FPGA和ARM配合的高速數(shù)控雕刻機(jī)控制系統(tǒng)中的實(shí)現(xiàn)。 在本文中還可以看見(jiàn),為了減小本系統(tǒng)中主控MCU的壓力,作者還將利用FPGA來(lái)設(shè)計(jì)一個(gè)針對(duì)多電機(jī)連動(dòng)的速度控制和脈沖分配優(yōu)化算法的外圍定制控制器。 最終實(shí)驗(yàn)結(jié)果表明,作者所提出的優(yōu)化算法及其在本系統(tǒng)的實(shí)現(xiàn)方案,完全達(dá)到客戶所提出的高速數(shù)控雕刻機(jī)控制系統(tǒng)的各項(xiàng)設(shè)計(jì)性能指標(biāo)。

    標(biāo)簽: FPGA 數(shù)控 步進(jìn)電機(jī)

    上傳時(shí)間: 2013-07-02

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  • 基于DSP/FPGA的多波形數(shù)字脈沖壓縮系統(tǒng)硬件的研究與實(shí)現(xiàn)

    現(xiàn)代雷達(dá)系統(tǒng)廣泛采用脈沖壓縮技術(shù),用以解決作用距離與分辨能力之間的矛盾。脈沖壓縮是指雷達(dá)通過(guò)發(fā)射寬脈沖,保證足夠的最大作用距離,而接收時(shí),采用相應(yīng)的脈沖壓縮法獲得窄脈沖以提高距離分辨率的過(guò)程。同時(shí),數(shù)字信號(hào)處理技術(shù)的迅猛發(fā)展和廣泛應(yīng)用,為雷達(dá)脈沖壓縮處理的數(shù)字化實(shí)現(xiàn)提供了可能。 本文主要研究雷達(dá)多波形頻域數(shù)字脈沖壓縮系統(tǒng)的硬件系統(tǒng)實(shí)現(xiàn)。在匹配濾波理論的指導(dǎo)下,成功研制了基于FPGAEP1K100QC208-1和4片高性能ADSP21160M的多波形頻域數(shù)字脈沖壓縮系統(tǒng)。該系統(tǒng)可處理時(shí)寬在42μs以內(nèi)、帶寬在5MHz以下的線性調(diào)頻信號(hào)(LFM),非線性調(diào)頻信號(hào)(NLFM)和Taylor四相碼信號(hào),且技術(shù)指標(biāo)完全滿足實(shí)用系統(tǒng)的設(shè)計(jì)要求。 本文完成的主要工作和創(chuàng)新之處有:(1)基于雙通道模數(shù)轉(zhuǎn)換器AD10242設(shè)計(jì)高精度數(shù)據(jù)采集電路,為整個(gè)脈壓系統(tǒng)的工作提供必要的條件。完成了前端模擬信號(hào)輸入電路的優(yōu)化和差分輸入時(shí)鐘的產(chǎn)生,以實(shí)現(xiàn)高精度采樣。 (2)根據(jù)協(xié)議和脈壓系統(tǒng)的工作要求,以基于FPGAEP1K100QC208完成系統(tǒng)控制,使整個(gè)脈壓系統(tǒng)正確穩(wěn)定地工作。同時(shí)以該FPGA生成雙口RAM,實(shí)現(xiàn)數(shù)據(jù)暫存,以匹配采樣速率和脈壓系統(tǒng)頻率。 (3)設(shè)計(jì)基于4片高性能ADSP21160M的緊耦合并行處理系統(tǒng),以完成多波形頻域數(shù)字脈沖壓縮的全部運(yùn)算工作。4片DSP共享外部總線,且各DSP以鏈路口互連,進(jìn)行數(shù)據(jù)通信。各DSP還使用一個(gè)鏈路口連接到接口板DSP,將脈壓結(jié)果送出。 (4)以一片ADSP21160M和一片EP1K100QC208為核心,設(shè)計(jì)輸出板電路,完成數(shù)據(jù)對(duì)齊、求模和數(shù)據(jù)向下一級(jí)的輸出,并產(chǎn)生模擬輸出。 (5)調(diào)試并改進(jìn)處理板和輸出板。

    標(biāo)簽: FPGA DSP 多波形 壓縮系統(tǒng)

    上傳時(shí)間: 2013-06-11

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  • 二維DCT/IDCT處理核的FPGA設(shè)計(jì)與實(shí)現(xiàn)

    離散余弦變換(DCT)及其反變換(IDCT)在圖像編解碼方面應(yīng)用十分廣泛,至今已被JPEG、MPEG-1、MPEG-2、MPEG-4和H.26x等國(guó)際標(biāo)準(zhǔn)所采用。由于其計(jì)算量較大,軟件實(shí)現(xiàn)往往難以滿足實(shí)時(shí)處理的要求,因而在很多實(shí)際應(yīng)用中需要采用硬件設(shè)計(jì)的DCT/IDCT處理電路來(lái)滿足我們對(duì)處理速度的要求。本文所研究的內(nèi)容就是針對(duì)圖像處理應(yīng)用的8×8二維DCT/IDCT處理核的硬件實(shí)現(xiàn)。 本文首先介紹了DCT和IDCT在圖像處理中的作用和原理,詳細(xì)說(shuō)明了DCT變換實(shí)現(xiàn)圖像壓縮的過(guò)程,并與其它變換比較說(shuō)明了用DCT變換實(shí)現(xiàn)圖像壓縮的優(yōu)勢(shì)。接著,分析研究了DCT的各種快速算法,總結(jié)了前人對(duì)DCT快速算法及其實(shí)現(xiàn)所做的研究。本文給出了兩種性能、資源上有一定差異的二維DCT/IDCT的FPGA設(shè)計(jì)方案。兩種方案均利用DCT的行列分離特性,采用流水線設(shè)計(jì)技術(shù),將二維DCT/IDCT實(shí)現(xiàn)轉(zhuǎn)化為兩個(gè)一維DCT/IDCT實(shí)現(xiàn)。在一維DCT/IDCT設(shè)計(jì)中,根據(jù)圖像處理的特點(diǎn)對(duì)Loeffler算法的數(shù)據(jù)流進(jìn)行了優(yōu)化,通過(guò)合理安排時(shí)鐘周期數(shù)和簡(jiǎn)化各周期內(nèi)的操作,大大縮短了關(guān)鍵路徑的執(zhí)行時(shí)間,從而提高了流水線的執(zhí)行速度。最后,對(duì)所設(shè)計(jì)的DCT/IDCT處理核進(jìn)行了綜合和時(shí)序仿真。 結(jié)果表明,當(dāng)使用Altera公司的MERCURY系列FPGA器件時(shí),本文設(shè)計(jì)的方案一能夠在116M時(shí)鐘頻率下正確完成8×8的二維DCT或IDCT的邏輯運(yùn)算,消耗2827個(gè)邏輯單元;方案二能夠在74M時(shí)鐘頻率下正常工作,消耗1629個(gè)邏輯單元。

    標(biāo)簽: IDCT FPGA DCT 二維

    上傳時(shí)間: 2013-07-14

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  • 基于FPGA的數(shù)據(jù)采集系統(tǒng)的SOPC實(shí)現(xiàn)

    本課題完成了基于FPGA的數(shù)據(jù)采集器以及IIC總線的模數(shù)轉(zhuǎn)換器部分、通訊部分的電路設(shè)計(jì)。其中FPGA采用Xilinx公司Spartan-Ⅱ系列的XC2S100芯片,在芯片中嵌入32位軟處理器MicroBlaze;ⅡC總線的模數(shù)轉(zhuǎn)換采用Microchip公司的MCP3221芯片,通訊部分則在FPGA片內(nèi)用VHDL語(yǔ)言實(shí)現(xiàn)。通過(guò)上述設(shè)計(jì)實(shí)現(xiàn)了“準(zhǔn)單片化”的模擬量和數(shù)字量的數(shù)據(jù)采集和處理。 所設(shè)計(jì)的數(shù)據(jù)采集器可以和結(jié)構(gòu)類似的上位機(jī)通訊,本課題完成了在上位機(jī)中用VHDL語(yǔ)言實(shí)現(xiàn)的通信電路模塊。通過(guò)上述兩部分工作,將微處理器、數(shù)據(jù)存儲(chǔ)器、程序存儲(chǔ)器等數(shù)字邏輯電路均集成在同一個(gè)FPGA內(nèi)部,形成一個(gè)可編程的片上系統(tǒng)。FPGA片外僅為模擬器件和開(kāi)關(guān)量驅(qū)動(dòng)芯片。FPGA內(nèi)部的硬件電路采用VHDL語(yǔ)言編寫(xiě);MCU軟核工作所需要的程序采用C語(yǔ)言編寫(xiě)。多臺(tái)數(shù)據(jù)采集器與服務(wù)器構(gòu)成數(shù)據(jù)采集系統(tǒng)。服務(wù)器端軟件用VB開(kāi)發(fā),既可以將實(shí)時(shí)采集的數(shù)據(jù)以數(shù)字方式顯示,也可以用更加直觀的曲線方式顯示。 由于數(shù)據(jù)采集器是所有自控類系統(tǒng)所必需的電路模塊,所以一個(gè)通用的片上系統(tǒng)設(shè)計(jì)可以解決各類系統(tǒng)的應(yīng)用問(wèn)題,達(dá)到“設(shè)計(jì)復(fù)用”(DesignReuse)的目的。采用基于FPGA的SOPC設(shè)計(jì)的更加突出的優(yōu)點(diǎn)是不必更換芯片就可以實(shí)現(xiàn)設(shè)計(jì)的改進(jìn)和升級(jí),同時(shí)也可以降低成本和提高可靠性。

    標(biāo)簽: FPGA SOPC 數(shù)據(jù)采集系統(tǒng)

    上傳時(shí)間: 2013-07-12

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