一個(gè)用VerilogHDL語(yǔ)言編寫(xiě)的多路解復(fù)用器
標(biāo)簽： VerilogHDL 語(yǔ)言 編寫(xiě) 多路
上傳時(shí)間： 2013-12-16
上傳用戶(hù)：yph853211
這是一個(gè)網(wǎng)絡(luò)技術(shù)的電子課件!主要介紹數(shù)據(jù)通信的基礎(chǔ)知識(shí),包括:2.1 基本概念 2.2 信道及其特性 2.3 傳輸媒體 2.4 數(shù)據(jù)編碼 2.5 多路復(fù)用技術(shù) 2.6 數(shù)據(jù)交換技術(shù) 2.7 差錯(cuò)控制技術(shù)
上傳時(shí)間： 2015-04-13
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兩發(fā)兩收的空間多路復(fù)用信道的matlab仿真程序。
標(biāo)簽： matlab 多路復(fù)用信道 仿真程序
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：hanli8870
第三代移動(dòng)通信系統(tǒng)及技術(shù)是目前通信領(lǐng)域的研究熱點(diǎn)。本系統(tǒng)采用了第三代移動(dòng)通信系統(tǒng)的部分關(guān)鍵技術(shù)，采用直接序列擴(kuò)頻方式實(shí)現(xiàn)多路寬帶信號(hào)的碼分復(fù)用傳輸。在系統(tǒng)設(shè)計(jì)中，我們綜合考慮了系統(tǒng)性能要求，功能實(shí)現(xiàn)復(fù)雜度與系統(tǒng)資源利用率，選擇了并行導(dǎo)頻體制、串行滑動(dòng)相關(guān)捕獲方式、延遲鎖相環(huán)跟蹤機(jī)制、導(dǎo)頻信道估計(jì)方案和相干解擴(kuò)方式，并在Quartus軟件平臺(tái)上采用VHDL語(yǔ)言，在FPGA芯片CycloneEP1C12Q240C8上完成了系統(tǒng)設(shè)計(jì)。通過(guò)對(duì)硬件測(cè)試板的測(cè)試表明文中介紹的方案和設(shè)計(jì)方法是可行和有效的。并在測(cè)試的基礎(chǔ)上對(duì)系統(tǒng)提出了改進(jìn)意見(jiàn)。
標(biāo)簽： FPGA 多路 分 通信系統(tǒng)
上傳時(shí)間： 2013-06-27
上傳用戶(hù)：fzy309228829
隨著電信數(shù)據(jù)傳輸對(duì)速率和帶寬的要求變得越來(lái)越迫切,原有建成的網(wǎng)絡(luò)是基于話(huà)音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長(zhǎng),無(wú)法滿(mǎn)足特定客戶(hù)對(duì)高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個(gè)單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個(gè)或者多個(gè)低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計(jì)方案,使用四個(gè)E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線(xiàn)路間最大相對(duì)延遲64ms,通過(guò)鏈路容量調(diào)整機(jī)制,可以動(dòng)態(tài)添加或刪除某條E1鏈路,實(shí)現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實(shí)現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿(mǎn)足客戶(hù)的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實(shí)現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線(xiàn)路循環(huán)與幀間插相結(jié)合的方法,A路插滿(mǎn)一幀(30時(shí)隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類(lèi)推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線(xiàn)路延遲判斷,FIFO和SDRAM實(shí)現(xiàn)多路數(shù)據(jù)的對(duì)齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個(gè)數(shù)字電路采用Verilog硬件描述語(yǔ)言設(shè)計(jì),通過(guò)前仿真和后仿真的驗(yàn)證.以30萬(wàn)門(mén)的FPGA器件作為硬件實(shí)現(xiàn),經(jīng)過(guò)綜合和布線(xiàn),特別是寫(xiě)約束和增量布線(xiàn)手動(dòng)調(diào)整電路的布局,降低關(guān)鍵路徑延時(shí),最終滿(mǎn)足設(shè)計(jì)要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計(jì)
上傳時(shí)間： 2013-07-16
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多路復(fù)用器、模擬開(kāi)關(guān)設(shè)計(jì)指南
標(biāo)簽： 多路復(fù)用器 模擬開(kāi)關(guān) 設(shè)計(jì)指南
上傳時(shí)間： 2013-11-22
上傳用戶(hù)：guojin_0704
PCA9546A 是一款I(lǐng)2C 多路復(fù)用器和開(kāi)關(guān)，能實(shí)現(xiàn)I2C 總線(xiàn)擴(kuò)展、電平轉(zhuǎn)換及總線(xiàn)功能恢復(fù)
上傳時(shí)間： 2013-11-07
上傳用戶(hù)：jesuson
PCA9544A 是NXP 公司生產(chǎn)的I2C 總線(xiàn)多路復(fù)用器，通過(guò)該器件可以將一路I2C 總線(xiàn)擴(kuò)展為4 路I2C 總線(xiàn)。將1 路上行SDA/SCL 通道擴(kuò)展為4 路下行通道。通過(guò)對(duì)內(nèi)部可編程寄存器進(jìn)行配置，在同一時(shí)間可以任意選擇一對(duì)SCx/SDx 線(xiàn)。器件擁有四路輸入中斷，INT0到INT3，分別對(duì)應(yīng)著四路下行通道。該器件還有一個(gè)輸出中斷，輸出中斷的狀態(tài)由四個(gè)輸入中斷通過(guò)“與”邏輯控制。
上傳時(shí)間： 2013-11-17
上傳用戶(hù)：woshinimiaoye
PCA9546A 是一款I(lǐng)2C 多路復(fù)用器和開(kāi)關(guān)，能實(shí)現(xiàn)I2C 總線(xiàn)擴(kuò)展、電平轉(zhuǎn)換及總線(xiàn)功能恢復(fù)
上傳時(shí)間： 2013-12-02
上傳用戶(hù)：myworkpost
PCA9547 是一款通過(guò)I2C 總線(xiàn)控制的八進(jìn)制雙向轉(zhuǎn)換開(kāi)關(guān)。它的每對(duì)SCL/ SDA 上行通道可以擴(kuò)展為八對(duì)下行通道。但在某一時(shí)刻，由可編程控制寄存器中的內(nèi)容來(lái)決定只有一路SCx/SDx 被選擇。由多路復(fù)用器的通門(mén)，VDD 管腳可以用來(lái)限制PCA9547 通過(guò)的最高電壓，這使得每一對(duì)SCL/SDA 可以使用不同的總線(xiàn)電壓，因此1.8V、2.5V 或3.3V 的器件都可以在無(wú)其它保護(hù)的情況下與5V 的器件進(jìn)行通信。它的外部上拉電阻將總線(xiàn)拉高至每個(gè)通道所要求的電壓電平，所有I/O 管腳都可以承受5V 的電壓。設(shè)備上電時(shí)由通道0 連接，并且允許主機(jī)和下行設(shè)備進(jìn)行直接的通信
上傳時(shí)間： 2014-12-28
上傳用戶(hù)：sunshine1402
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