1 系統(tǒng)功能
本系統(tǒng)擬定對頻率范圍在1~50 kHz左右的TTL電平脈沖序列進行多路延遲處理。各路延遲時間分別由單片機動態(tài)設(shè)定，最大延遲時間為1 ms，最大分辨率為0.15 ns級。
3 方案實現(xiàn)
系統(tǒng)選用Actel公司的ProASIC3 A3P250芯片實現(xiàn)數(shù)字部分。系統(tǒng)時鐘由外部50 MHz晶振提供，時鐘引腳連接到FPGA的CCC全局時鐘引腳上；頻率可以通過FPGA內(nèi)部的PLL實現(xiàn)倍頻和分頻，設(shè)定需要的頻率。由于在多路脈沖延遲方案中電路的同步是保證控制正確的條件，所以應(yīng)該首先為電路提供一個基準脈沖。
標簽：
FPGA的多路可控脈沖延遲
上傳時間：
2015-04-25
上傳用戶：justgo123
