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FPGA的多路可控脈沖延遲系統.docx

  • 資源大小:181 K
  • 上傳時間: 2015-04-25
  • 上傳用戶:lyh04189999
  • 資源積分:2 下載積分
  • 標      簽: FPGA的多路可控脈沖延遲

資 源 簡 介

 系統功能

  本系統擬定對頻率范圍在1~50 kHz左右的TTL電平脈沖序列進行多路延遲處理。各路延遲時間分別由單片機動態設定,最大延遲時間為1 ms,最大分辨率為0.15 ns級。

 方案實現

  系統選用Actel公司的ProASIC3 A3P250芯片實現數字部分。系統時鐘由外部50 MHz晶振提供,時鐘引腳連接到FPGA的CCC全局時鐘引腳上;頻率可以通過FPGA內部的PLL實現倍頻和分頻,設定需要的頻率。由于在多路脈沖延遲方案中電路的同步是保證控制正確的條件,所以應該首先為電路提供一個基準脈沖。

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