1 系統(tǒng)功能
本系統(tǒng)擬定對(duì)頻率范圍在1~50 kHz左右的TTL電平脈沖序列進(jìn)行多路延遲處理。各路延遲時(shí)間分別由單片機(jī)動(dòng)態(tài)設(shè)定，最大延遲時(shí)間為1 ms，最大分辨率為0.15 ns級(jí)。
3 方案實(shí)現(xiàn)
系統(tǒng)選用Actel公司的ProASIC3 A3P250芯片實(shí)現(xiàn)數(shù)字部分。系統(tǒng)時(shí)鐘由外部50 MHz晶振提供，時(shí)鐘引腳連接到FPGA的CCC全局時(shí)鐘引腳上；頻率可以通過(guò)FPGA內(nèi)部的PLL實(shí)現(xiàn)倍頻和分頻，設(shè)定需要的頻率。由于在多路脈沖延遲方案中電路的同步是保證控制正確的條件，所以應(yīng)該首先為電路提供一個(gè)基準(zhǔn)脈沖。
標(biāo)簽：
FPGA的多路可控脈沖延遲
上傳時(shí)間：
2015-04-25
上傳用戶(hù)：justgo123
