<li id="66mg2"></li> <li id="66mg2"></li> 51 單片機(jī)C 語(yǔ)言學(xué)習(xí)雜記學(xué)習(xí)單片機(jī)實(shí)在不是件易事，一來(lái)要購(gòu)買高價(jià)格的編程器，仿真器，二來(lái)要學(xué)習(xí)編程語(yǔ)言，還有眾多種類的單片機(jī)選擇真是件讓人頭痛的事。在眾多單片機(jī)中51 架構(gòu)的芯片風(fēng)行很久，學(xué)習(xí)資料也相對(duì)很多，是初學(xué)的較好的選擇之一。51 的編程語(yǔ)言常用的有二種，一種是匯編語(yǔ)言，一種是C 語(yǔ)言。匯編語(yǔ)言的機(jī)器代碼生成效率很高但可讀性卻并不強(qiáng)，復(fù)雜一點(diǎn)的程序就更是難讀懂，而C 語(yǔ)言在大多數(shù)情況下其機(jī)器代碼生成效率和匯編語(yǔ)言相當(dāng)，但可讀性和可移植性卻遠(yuǎn)遠(yuǎn)超過匯編語(yǔ)言，而且C 語(yǔ)言還可以嵌入?yún)R編來(lái)解決高時(shí)效性的代碼編寫問題。對(duì)于開發(fā)周期來(lái)說(shuō)，中大型的軟件編寫用C 語(yǔ)言的開發(fā)周期通常要小于匯編語(yǔ)言很多。綜合以上C 語(yǔ)言的優(yōu)點(diǎn)，我在學(xué)習(xí)時(shí)選擇了C 語(yǔ)言。以后的教程也只是我在學(xué)習(xí)過程中的一些學(xué)習(xí)筆記和隨筆，在這里加以整理和修改，希望和大家一起分享，一起交流，一起學(xué)習(xí)，一起進(jìn)步。*注：可以肯定的說(shuō)這個(gè)教程只是為初學(xué)或入門者準(zhǔn)備的，筆者本人也只是菜鳥一只，第一課 建立您的第一個(gè)C 項(xiàng)目使用C 語(yǔ)言肯定要使用到C 編譯器，以便把寫好的C 程序編譯為機(jī)器碼，這樣單片機(jī)才能執(zhí)行編寫好的程序。KEIL uVISION2 是眾多單片機(jī)應(yīng)用開發(fā)軟件中優(yōu)秀的軟件之一，它支持眾多不同公司的MCS51 架構(gòu)的芯片，它集編輯，編譯，仿真等于一體，同時(shí)還支持，PLM，匯編和C 語(yǔ)言的程序設(shè)計(jì)，它的界面和常用的微軟VC++的界面相似，界面友好，易學(xué)易用，在調(diào)試程序，軟件仿真方面也有很強(qiáng)大的功能。因此很多開發(fā)51 應(yīng)用的工程師或普通的單片機(jī)愛好者，都對(duì)它十分喜歡。以上簡(jiǎn)單介紹了KEIL51 軟件，要使用KEIL51 軟件，必需先要安裝它。KEIL51 是一個(gè)商業(yè)的軟件，對(duì)于我們這些普通愛好者可以到KEIL 中國(guó)代理周立功公司的網(wǎng)站上下載一份能編譯2K 的DEMO 版軟件，基本可以滿足一般的個(gè)人學(xué)習(xí)和小型應(yīng)用的開發(fā)。（安裝的方法和普通軟件相當(dāng)這里就不做介紹了）安裝好后，您是不是迫不及待的想建立自己的第一個(gè)C 程序項(xiàng)目呢？下面就讓我們一起來(lái)建立一個(gè)小程序項(xiàng)目吧。或許您手中還沒有一塊實(shí)驗(yàn)板，甚至沒有一塊單片機(jī)，不過沒有關(guān)系我們可以通過KEIL 軟件仿真看到程序運(yùn)行的結(jié)果。首先當(dāng)然是運(yùn)行KEIL51 軟件。怎么打開？噢，天！那您要從頭學(xué)電腦了。呵呵，開個(gè)玩笑，這個(gè)問題我想讀者們也不會(huì)提的了：P。運(yùn)行幾秒后，出現(xiàn)如圖1－1 的屏幕。
標(biāo)簽： 單片機(jī)c語(yǔ)言 入門教程
上傳時(shí)間： 2014-01-23
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Xilinx UltraScale™ 架構(gòu)針對(duì)要求最嚴(yán)苛的應(yīng)用，提供了前所未有的ASIC級(jí)的系統(tǒng)級(jí)集成和容量。 UltraScale架構(gòu)是業(yè)界首次在All Programmable架構(gòu)中應(yīng)用最先進(jìn)的ASIC架構(gòu)優(yōu)化。該架構(gòu)能從20nm平面FET結(jié)構(gòu)擴(kuò)展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù)，同 時(shí)還能從單芯片擴(kuò)展到3D IC。借助Xilinx Vivado®設(shè)計(jì)套件的分析型協(xié)同優(yōu)化，UltraScale架構(gòu)可以提供海量數(shù)據(jù)的路由功能，同時(shí)還能智能地解決先進(jìn)工藝節(jié)點(diǎn)上的頭號(hào)系統(tǒng)性能瓶頸。 這種協(xié)同設(shè)計(jì)可以在不降低性能的前提下達(dá)到實(shí)現(xiàn)超過90%的利用率。 UltraScale架構(gòu)的突破包括： • 幾乎可以在晶片的任何位置戰(zhàn)略性地布置類似于ASIC的系統(tǒng)時(shí)鐘，從而將時(shí)鐘歪斜降低達(dá)50% • 系統(tǒng)架構(gòu)中有大量并行總線，無(wú)需再使用會(huì)造成時(shí)延的流水線，從而可提高系統(tǒng)速度和容量 • 甚至在要求資源利用率達(dá)到90%及以上的系統(tǒng)中，也能消除潛在的時(shí)序收斂問題和互連瓶頸 • 可憑借3D IC集成能力構(gòu)建更大型器件，并在工藝技術(shù)方面領(lǐng)先當(dāng)前行業(yè)標(biāo)準(zhǔn)整整一代 • 能在更低的系統(tǒng)功耗預(yù)算范圍內(nèi)顯著提高系統(tǒng)性能，包括多Gb串行收發(fā)器、I/O以及存儲(chǔ)器帶寬 • 顯著增強(qiáng)DSP與包處理性能 賽靈思UltraScale架構(gòu)為超大容量解決方案設(shè)計(jì)人員開啟了一個(gè)全新的領(lǐng)域。
標(biāo)簽： UltraScale Xilinx 架構(gòu)
上傳時(shí)間： 2013-11-17
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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過程的啟動(dòng)時(shí)間。 · 通過命名的事件來(lái)觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語(yǔ)（primitive）; - 提供了雙向通路和電阻器件的原語(yǔ); - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來(lái)建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來(lái)降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2013-11-23
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摘要： 隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的迅速發(fā)展，PLC（即可編程控制器）在工業(yè)控制領(lǐng)域內(nèi)得到十分廣泛地應(yīng)用。PLC是一種基于數(shù)字計(jì)算機(jī)技術(shù)、專為在工業(yè)環(huán)境下應(yīng)用而設(shè)計(jì)的電子控制裝置，它采用可編程序的存儲(chǔ)器，用來(lái)存儲(chǔ)用戶指令，通過數(shù)字或模擬的輸入/輸出，完成一系列邏輯、順序、定時(shí)、記數(shù)、運(yùn)算等確定的功能，來(lái)控制各種類型的機(jī)電一體化設(shè)備和生產(chǎn)過程。本文介紹了利用可編程控制器編寫的一個(gè)五層電梯的控制系統(tǒng)，檢驗(yàn)電梯PLC控制系統(tǒng)的運(yùn)行情況。實(shí)踐證明，PLC可遍程控制器和MCGS組態(tài)軟件結(jié)合有利于PLC控制系統(tǒng)的設(shè)計(jì)、檢測(cè)，具有良好的應(yīng)用價(jià)值。 電梯是隨著高層建筑的興建而發(fā)展起來(lái)的一種垂直運(yùn)輸工具。多層廠房和多層倉(cāng)庫(kù)需要有貨梯；高層住宅需要有住宅梯；百貨大樓和賓館需要有客梯，自動(dòng)扶梯等。在現(xiàn)代社會(huì)，電梯已像汽車、輪船一樣，成為人類不可缺少的交通運(yùn)輸工具。據(jù)統(tǒng)計(jì)，美國(guó)每天乘電梯的人次多于乘載其它交通工具的人數(shù)。當(dāng)今世界，電梯的使用量已成為衡量現(xiàn)代化程度的標(biāo)志之一。追溯電梯這種升降設(shè)備的歷史，據(jù)說(shuō)它起源于公元前236年的古希臘。當(dāng)時(shí)有個(gè)叫阿基米德的人設(shè)計(jì)出--人力驅(qū)動(dòng)的卷筒式卷?yè)P(yáng)機(jī)。1858年以蒸汽機(jī)為動(dòng)力的客梯，在美國(guó)出現(xiàn)，繼而有在英國(guó)出現(xiàn)水壓梯。1889年美國(guó)的奧梯斯電梯公司首先使用電動(dòng)機(jī)作為電梯動(dòng)力，這才出現(xiàn)名副其實(shí)的電梯，并使電梯趨于實(shí)用化。1900年還出現(xiàn)了第一臺(tái)自動(dòng)扶梯。1949年出現(xiàn)了群控電梯，首批4～6臺(tái)群控電梯在紐約的聯(lián)合國(guó)大廈被使用。1955年出現(xiàn)了小型計(jì)算機(jī)（真空管）控制電梯。1962年美國(guó)出現(xiàn)了速度達(dá)8米/秒的超高速電梯。1963年一些先進(jìn)工業(yè)國(guó)只成了無(wú)觸點(diǎn)半導(dǎo)體邏輯控制電梯。1967年可控硅應(yīng)用于電梯，使電梯的拖動(dòng)系統(tǒng)筒化，性能提高。1971年集成電路被應(yīng)用于電梯。第二年又出現(xiàn)了數(shù)控電梯。1976年微處理機(jī)開始用于電梯，使電梯的電氣控制進(jìn)入了一個(gè)新的發(fā)展時(shí)期。 1電梯簡(jiǎn)介 1.1電梯的基本分類 1.1.1按用途分類 ⑴ 乘客電梯：為運(yùn)送乘客而設(shè)計(jì)的電梯。主用與賓館，飯店，辦公樓，大型商店等客流量大的場(chǎng)合。這類電梯為了提高運(yùn)送效率，其運(yùn)行速度比較快，自動(dòng)化程度比較高。轎廂的尺寸和結(jié)構(gòu)形式多為寬度大于深度，使乘客能暢通地進(jìn)出。而且安全設(shè)施齊全，裝潢美觀。
標(biāo)簽： PLC 電梯控制系統(tǒng) 檢測(cè)
上傳時(shí)間： 2013-11-18
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MATLAB及其在FPGA中的應(yīng)用（第2版）本書緊密結(jié)合作者在MATIAB和FPGA應(yīng)用領(lǐng)域中的實(shí)際經(jīng)驗(yàn)，講述了MATIAB的基本使用方法及其在FPGA設(shè)計(jì)中的應(yīng)用。書中略去對(duì)MATIAB和FPGA的一般性介紹，以大量設(shè)計(jì)實(shí)例為切入點(diǎn)，將MATIAB強(qiáng)大的數(shù)值計(jì)算和算法仿真功能與當(dāng)今電子設(shè)計(jì)領(lǐng)域快速發(fā)展的FPGA設(shè)計(jì)技術(shù)相結(jié)合，重點(diǎn)講述了FPGA設(shè)計(jì)中的MATLAB聯(lián)合仿真問題，最后以三個(gè)大型設(shè)計(jì)實(shí)例結(jié)束全書的討論。 目錄
標(biāo)簽： MATLAB FPGA 中的應(yīng)用 電子書
上傳時(shí)間： 2013-11-15
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可編程技術(shù)勢(shì)在必行 — 用更少的資源實(shí)現(xiàn)更多功能 隨時(shí)隨地降低風(fēng)險(xiǎn)、使用可編程硬件設(shè)計(jì)平臺(tái)快速開發(fā)差異化產(chǎn)品 — 驅(qū)使人們不斷探索能夠提供更大容量、更低功耗和更高帶寬的 FPGA 解決方案，用來(lái)創(chuàng)建目前 ASIC 和 ASSP 所能提供的系統(tǒng)級(jí)功能。賽靈思已經(jīng)開發(fā)出一種創(chuàng)新型 FPGA 設(shè)計(jì)和制造方法，能夠滿足“可編程技術(shù)勢(shì)在必行”的兩大關(guān)鍵要求。堆疊硅片互聯(lián)技術(shù)是新一代 FPGA 的基礎(chǔ)，不僅超越了摩爾定律，而且實(shí)現(xiàn)的功能能夠滿足最嚴(yán)格的設(shè)計(jì)要求。利用該技術(shù)，賽靈思縮短了批量交付最大型 FPGA 所需的時(shí)間，從而可以滿足最終客戶的批量生產(chǎn)需求。本白皮書將探討促使賽靈思開發(fā)堆疊硅片互聯(lián)技術(shù)的技術(shù)及經(jīng)濟(jì)原因，以及使之實(shí)現(xiàn)的創(chuàng)新方法。
上傳時(shí)間： 2013-11-03
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目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2014-01-01
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針對(duì)一些大型場(chǎng)所空調(diào)離散安裝，且使用無(wú)規(guī)律的電能浪費(fèi)問題，提出組態(tài)基于網(wǎng)絡(luò)的空調(diào)程控系統(tǒng)。其中包括空調(diào)程控系統(tǒng)構(gòu)架方案和控制終端成型設(shè)計(jì)，采用了實(shí)地建模多處取點(diǎn)試驗(yàn)的方法進(jìn)行反復(fù)測(cè)試。結(jié)果表明實(shí)現(xiàn)了穩(wěn)定可靠的系統(tǒng)控制和實(shí)時(shí)高效的系統(tǒng)管理，具有實(shí)用價(jià)值和推廣價(jià)值。
標(biāo)簽： 網(wǎng)絡(luò) 空調(diào) 程控 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-10-28
上傳用戶：二十八號(hào)
從LVS的通用體系結(jié)構(gòu)入手，分析了IPVS軟件的工作原理，討論了三種IP負(fù)載均衡技術(shù)；在分析網(wǎng)絡(luò)地址轉(zhuǎn)換方法（VS/NAT）的缺點(diǎn)和網(wǎng)絡(luò)服務(wù)的非對(duì)稱性的基礎(chǔ)上，給出了通過IP隧道實(shí)現(xiàn)虛擬服務(wù)器的方法VS/TUN，和通過直接路由實(shí)現(xiàn)虛擬服務(wù)器的方法VS/DR，極大地提高了系統(tǒng)的可伸縮性。該技術(shù)為建立和維護(hù)大型網(wǎng)絡(luò)服務(wù)具有實(shí)際應(yīng)用價(jià)值和指導(dǎo)意義。
標(biāo)簽： LVS 負(fù)載均衡技術(shù) 可伸縮 網(wǎng)絡(luò)服務(wù)
上傳時(shí)間： 2013-11-20
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隨著網(wǎng)絡(luò)技術(shù)的不斷發(fā)展，Internet技術(shù)己經(jīng)滲透到日常生活和工業(yè)生產(chǎn)的各個(gè)領(lǐng)域，這使得遠(yuǎn)程實(shí)時(shí)監(jiān)控工業(yè)自動(dòng)化生產(chǎn)成為可能。
標(biāo)簽： 力控監(jiān)控 組態(tài)軟件 大型 廣域網(wǎng)
上傳時(shí)間： 2013-11-16
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