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  • 板級光互連協(xié)議研究與FPGA實(shí)現(xiàn)

    隨著集成電路頻率的提高和多核時代的到來，傳統(tǒng)的高速電互連技術(shù)面臨著越來越嚴(yán)重的瓶頸問題，而高速下的光互連具有電互連無法比擬的優(yōu)勢，成為未來電互連的理想替代者，也成為科學(xué)研究的熱點(diǎn)問題。目前，由OIF(Optical Intemetworking Forum，光網(wǎng)絡(luò)論壇)論壇提出的甚短距離光互連協(xié)議，主要面向主干網(wǎng)，其延遲、功耗、兼容性等都不能滿足板間、芯片間光互連的需要，因此，研究定制一種適用于板級、芯片級的光互連協(xié)議具有非常重要的研究意義。 本論文將協(xié)議功能分為數(shù)據(jù)鏈路層和物理層來設(shè)計(jì)，鏈路層功能包括了協(xié)議原語設(shè)計(jì)，數(shù)據(jù)幀格式和數(shù)據(jù)傳輸流程設(shè)計(jì)，流量控制機(jī)制設(shè)計(jì)，協(xié)議通道初始化設(shè)計(jì)，錯誤檢測機(jī)制設(shè)計(jì)和空閑字符產(chǎn)生、時鐘補(bǔ)償方式設(shè)計(jì)；物理層功能包含了數(shù)據(jù)的串化和解串功能，多通道情況下的綁定功能，數(shù)據(jù)編解碼功能等。 然后，文章采用FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)技術(shù)實(shí)現(xiàn)了定制協(xié)議的單通道模式。重點(diǎn)是數(shù)據(jù)鏈路層的實(shí)現(xiàn)，物理層采用定制具備其功能的IP(Intellectual Property,知識產(chǎn)權(quán))——RocketIO來實(shí)現(xiàn)。實(shí)現(xiàn)的過程中，采用了Xilinx公司的ISE(Integrated System Environment,集成開發(fā)環(huán)境)開發(fā)流程，使用的設(shè)計(jì)工具包括:ISE，ModelSim，Synplify Pro,ChipScope等。 最后，本文對實(shí)現(xiàn)的協(xié)議進(jìn)行了軟件仿真和上扳測試，訪真和測試結(jié)果表明，實(shí)現(xiàn)的單通道模式，支持的最高串行頻率達(dá)到3.5GHz，完全滿足了光互連驗(yàn)證系統(tǒng)初期的要求，同時由RocketIO的高速串行差分口得到的眼圖質(zhì)量良好，表明對物理層IP的定制是成功的。

    標(biāo)簽： FPGA 板級 光互連 協(xié)議研究

    上傳時間： 2013-06-28

    上傳用戶：guh000

  • ARM體系的嵌入式工控一體機(jī)

    隨著嵌入式控制在工業(yè)領(lǐng)域的不斷滲入，進(jìn)入21世紀(jì)之后，基于ARM體系Linux操作系統(tǒng)的嵌入式一體化工業(yè)控制系統(tǒng)成為了工業(yè)控制的主要發(fā)展方向，ARM芯片不僅體積小，功耗低，而且功能強(qiáng)；Linux由于其開源，穩(wěn)定以及成本低的優(yōu)點(diǎn)，在嵌入式系統(tǒng)中得到了廣泛的應(yīng)用。 本文研究的主要內(nèi)容是基于Linux操作系統(tǒng)ARM體系的嵌入式工控一體機(jī)設(shè)計(jì)與實(shí)現(xiàn)。該嵌入式工控一體機(jī)是基于Motorola公司研發(fā)的ARM9嵌入式系統(tǒng)和Linux操作系統(tǒng)的設(shè)備，整個系統(tǒng)體積小，結(jié)構(gòu)精簡，并有很高的執(zhí)行效率。它根據(jù)特定的工業(yè)控制對象定制特定的模型與控制算法。另外，該設(shè)備自身還具備各種數(shù)字PID控制算法，實(shí)現(xiàn)PID閉環(huán)控制?？梢詰?yīng)用于工業(yè)控制領(lǐng)域中的各類被控設(shè)備，以及為高校自動化控制實(shí)驗(yàn)和工業(yè)應(yīng)用研究提供解決方案。它的軟件編程由Qt集成開發(fā)環(huán)境實(shí)現(xiàn)，Qt是基于C++的針對構(gòu)造圖形用戶界面（程序）所使用的GUI工具包，它速度塊，易于使用，并具有很好的可移植性。 本文首先對嵌入式系統(tǒng)進(jìn)行選型，然后提出了系統(tǒng)的軟硬件整體架構(gòu)和系統(tǒng)的啟動流程。接著介紹了系統(tǒng)開發(fā)環(huán)境的搭建，包括啟動加載器的設(shè)計(jì)和實(shí)現(xiàn)，Linux內(nèi)核的移植，設(shè)備驅(qū)動程序的編寫以及圖形用戶界面的實(shí)現(xiàn)。最后，詳細(xì)介紹了一個具有創(chuàng)新性的案例作為該嵌入式Linux工控一體機(jī)作為通訊和控制終端的典型應(yīng)用。 該嵌入式Linux工控一體機(jī)具有極好的實(shí)用性和應(yīng)用前景，并且其設(shè)計(jì)和實(shí)現(xiàn)過程對于其它嵌入式平臺也具有很好的參考價(jià)值。

    標(biāo)簽： ARM 嵌入式 工控

    上傳時間： 2013-07-27

    上傳用戶：zhaiyanzhong

  • 基于FPGA的64位CPU驗(yàn)證平臺的建立

    現(xiàn)代IC設(shè)計(jì)中，隨著設(shè)計(jì)規(guī)模的擴(kuò)大和復(fù)雜度的增長，驗(yàn)證成為最嚴(yán)峻的挑戰(zhàn)之一。在現(xiàn)代ASIC設(shè)計(jì)中，很難用單一的驗(yàn)證方法來對復(fù)雜芯片進(jìn)行有效的驗(yàn)證，為了將設(shè)計(jì)錯誤減少到可接受的最小量，需要將一系列的驗(yàn)證方法和工具結(jié)合起來。 在64位全定制嵌入式CPU設(shè)計(jì)過程中，使用了多種驗(yàn)證技術(shù)和方法，并將FPGA驗(yàn)證作為ASIC驗(yàn)證的重要補(bǔ)充，加強(qiáng)了設(shè)計(jì)正確的可靠性。 論文首先介紹了64位CPU的結(jié)構(gòu)，結(jié)合選用的Xilinx的Virtex

    標(biāo)簽： FPGA CPU

    上傳時間： 2013-04-24

    上傳用戶：003030

  • 基于FPGA的FFT信號處理器的設(shè)計(jì)與實(shí)現(xiàn)

    現(xiàn)場可編程門陣列(FPGA)是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,它結(jié)合了微電子技術(shù)、電路技術(shù)和EDA(Electronics Design Automation)技術(shù)。隨著它的廣泛應(yīng)用和快速發(fā)展,使設(shè)計(jì)電路的規(guī)模和集成度不斷提高,同時也帶來了電子系統(tǒng)設(shè)計(jì)方法和設(shè)計(jì)思想的不斷推陳出新。 隨著數(shù)字電子技術(shù)的發(fā)展,數(shù)字信號處理的理論和技術(shù)廣泛的應(yīng)用于通訊、語音處理、計(jì)算機(jī)和多媒體等領(lǐng)域。離散傅立葉變換(DFT)作為數(shù)字信號處理中的基本運(yùn)算,發(fā)揮著重要作用。而快速傅里葉變換(FFT)算法的提出,使離散傅里葉變換的運(yùn)算量減小了幾個數(shù)量級,使得數(shù)字信號處理的實(shí)現(xiàn)變得更加容易。FFT已經(jīng)成為現(xiàn)代數(shù)字信號處理的核心技術(shù)之一,因此對FFT算法及其實(shí)現(xiàn)方法的研究具有很強(qiáng)的理論和現(xiàn)實(shí)意義。 本文主要研究如何利用FPGA實(shí)現(xiàn)FFT算法,研制具有自主知識產(chǎn)權(quán)的FFT信號處理器。該設(shè)計(jì)采用高效基-16算法實(shí)現(xiàn)了一種4096點(diǎn)FFT復(fù)數(shù)浮點(diǎn)運(yùn)算處理器,其蝶形處理單元的基-16運(yùn)算核采用兩級改進(jìn)的基-4算法級聯(lián)實(shí)現(xiàn),僅用8個實(shí)數(shù)乘法器就可實(shí)現(xiàn)基-16蝶形單元所需的8次復(fù)數(shù)乘法運(yùn)算,在保持處理速度的優(yōu)勢下,比傳統(tǒng)的基-16算法節(jié)省了75％的乘法器邏輯資源。 在重點(diǎn)研究處理器蝶形單元設(shè)計(jì)的基礎(chǔ)上,本文完成了整個FFT處理器電路的FPGA設(shè)計(jì)。首先基于對處理器功能和特點(diǎn)的分析,研究了FFT算法的選取和優(yōu)化,并完成了處理器體系結(jié)構(gòu)的設(shè)計(jì)；在此基礎(chǔ)上,以提高處理器處理速度和減小硬件資源消耗為重點(diǎn)研究了具體的實(shí)現(xiàn)方案,完成了1.2萬行RTL代碼編程,并在XILINX公司提供的ISE 9.1i集成開發(fā)環(huán)境中實(shí)現(xiàn)了處理器各個模塊的RTL設(shè)計(jì)：隨后,以XILINX Spartan-3系列FPGA芯片xc3S1000為硬件平臺,完成了整個FFT處理器的電路設(shè)計(jì)實(shí)現(xiàn)。 經(jīng)過仿真驗(yàn)證,本文所設(shè)計(jì)的FFT處理器芯片運(yùn)行速度達(dá)到了100MHz,占用的FPGA門數(shù)為552806,電路的信噪比可以達(dá)到50dB以上,達(dá)到了高速高性能的設(shè)計(jì)要求。

    標(biāo)簽： FPGA FFT 信號處理器

    上傳時間： 2013-04-24

    上傳用戶：科學(xué)怪人

  • 基于FPGA的JPEG壓縮系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

    對弓網(wǎng)故障的檢測在列車提速的今天顯得尤其重要，原始故障圖像數(shù)據(jù)量的巨大使實(shí)時存儲和傳輸故障圖像極其困難。JPEG作為一種低復(fù)雜度、高壓縮比的圖像壓縮標(biāo)準(zhǔn)在多媒體、網(wǎng)絡(luò)傳輸?shù)阮I(lǐng)域得到廣泛的應(yīng)用。和相同圖像質(zhì)量的其它常用文件格式(如GIF，TIFF，PCX)相比，JPEG是目前靜態(tài)圖像中壓縮比最高的。 FPGA以其設(shè)計(jì)靈活、高速的卓越特性，逐漸成為許多應(yīng)用中首先器件，尤其是與Verilog和VHDL等語言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計(jì)方法，加速了系統(tǒng)的設(shè)計(jì)進(jìn)程。 本文旨在研究并實(shí)現(xiàn)一種實(shí)時采集并對特定幀進(jìn)行壓縮傳輸?shù)姆椒āＭㄟ^采用可編程邏輯器件FPGA來實(shí)現(xiàn)整個采集、顯示、壓縮和傳輸，使系統(tǒng)具有可定制、高速度等優(yōu)點(diǎn)。 本文首先介紹了開發(fā)硬件可編程邏輯門陣列FPGA及其開發(fā)語言Veridlog，并介紹了FPGA的設(shè)計(jì)方法及開發(fā)流程；接著介紹了PAL制視頻采集的相關(guān)知識及設(shè)計(jì)，其中主要包括基于I2C總線的模擬視頻解碼控制、視頻的數(shù)字化ITU-R BT.601標(biāo)準(zhǔn)介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設(shè)計(jì)；隨后介紹了JPEG標(biāo)準(zhǔn)，并根據(jù)故障檢測的特點(diǎn)，設(shè)計(jì)了針對灰度圖像壓縮的JPEG編碼器，設(shè)計(jì)中先分別對組成JPEG編碼器的二維DCT變換模塊、量化模塊、Z字掃描模塊、變換直流系數(shù)的差分脈沖編碼模塊、交流系數(shù)的游程編碼模塊、哈夫曼編碼模塊及打包模塊進(jìn)行了仿真測試，然后再對整個JPEG編碼器進(jìn)行了測試；最后設(shè)計(jì)了單幀視頻的SRAM緩存，并將緩存的源圖像采用本文設(shè)計(jì)的JPEG編碼器進(jìn)行壓縮，再設(shè)計(jì)一個僅包含發(fā)送功能的UART 將壓縮后的碼流傳輸?shù)絇C機(jī)，在PC機(jī)上通過將接收的碼流以ASCⅡ碼的形式還原為采集圖片。 本文實(shí)現(xiàn)了整個采集壓縮系統(tǒng)，同時也進(jìn)一步驗(yàn)證了本文設(shè)計(jì)的灰度圖像JPEG編碼器的正確性。相信本文無論是對弓網(wǎng)故障的圖像檢測，還是對于JPEG編碼器的芯片設(shè)計(jì)都有一定的參考價(jià)值。

    標(biāo)簽： FPGA JPEG 壓縮系統(tǒng)

    上傳時間： 2013-04-24

    上傳用戶：cuiqiang

  • 無線通信系統(tǒng)的FPGA設(shè)計(jì)和研究

    在數(shù)字化、信息化的時代，數(shù)字集成電路應(yīng)用得非常廣泛。隨著微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路(VLSIC)逐步發(fā)展到今天的專用集成電路(ASIC)。但是ASIC因其設(shè)計(jì)周期長，改版投資大，靈活性差等缺陷制約著它的應(yīng)用范圍。可編程邏輯器件的出現(xiàn)彌補(bǔ)了ASIC的缺陷，使得設(shè)計(jì)的系統(tǒng)變得更加靈活，設(shè)計(jì)的電路體積更加小型化，重量更加輕型化，設(shè)計(jì)的成本更低，系統(tǒng)的功耗也更小了。FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPID等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 本論文撰寫的是用FPGA來實(shí)現(xiàn)無人小飛機(jī)系統(tǒng)中基帶信號的處理過程。整個信號處理過程全部采用VHDL硬件描述語言來設(shè)計(jì)，并用Modelsim仿真系統(tǒng)功能進(jìn)行調(diào)試，最后使用了Xilinx 公司可編程的FPGA芯片XC2S100完成，滿足系統(tǒng)設(shè)計(jì)的要求。 本文首先研究和討論了無線通信系統(tǒng)中基帶信號處理的總體結(jié)構(gòu)，接著詳細(xì)闡述了各個模塊的設(shè)計(jì)原理和方法，以及FPGA結(jié)果分析，最后就關(guān)鍵技術(shù)和難點(diǎn)作了詳細(xì)的分析和研究。本文的最大特色是整個系統(tǒng)全部采用FPGA的方法來設(shè)計(jì)實(shí)現(xiàn)，修改靈活，體積小，功耗小。本系統(tǒng)的設(shè)計(jì)包括了數(shù)字鎖相環(huán)、糾錯編解碼、碼組交織、擾碼加入、巴克碼插入、幀同步識別、DPSK調(diào)制解調(diào)及選擇了整體的時序，所有的組成部分都經(jīng)過了反復(fù)地修改和調(diào)試，取得了良好的數(shù)據(jù)處理效果，其關(guān)鍵之處與難點(diǎn)都得到了妥善地解決。本文分別在發(fā)射部分(編碼加調(diào)制)和接收部分(解調(diào)加解碼)相獨(dú)立和相聯(lián)系的情況下，獲得了仿真與實(shí)測結(jié)果。

    標(biāo)簽： FPGA 無線通信系統(tǒng)

    上傳時間： 2013-07-05

    上傳用戶：acon

  • 線性調(diào)頻信號的脈沖壓縮系統(tǒng)

    本文完成了一種高速高性能數(shù)字脈沖壓縮處理器的設(shè)計(jì)和FPGA實(shí)現(xiàn)，包括系統(tǒng)架構(gòu)設(shè)計(jì)、方案論證及仿真、算法實(shí)現(xiàn)、結(jié)果的測試等。 緒論部分首先闡明了本課題研究的背景和意義，概述了雷達(dá)數(shù)字脈沖壓縮系統(tǒng)的主要研究內(nèi)容，關(guān)鍵技術(shù)及其發(fā)展趨勢，然后介紹了數(shù)字脈沖壓縮系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)的要求，最后給出了本文的主要研究內(nèi)容。 第二章敘述了線性調(diào)頻信號脈沖壓縮的基本原理，對系統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)方法進(jìn)行了實(shí)時性方面的論證，并基于MATLAB做了仿真分析。 第三章從數(shù)字系統(tǒng)結(jié)構(gòu)化設(shè)計(jì)方面將本系統(tǒng)劃分為三個部分：輸入部分、脈壓計(jì)算部分、輸出部分，并在流程圖中對各部分所要實(shí)現(xiàn)的功能做了介紹。 第四章首先總結(jié)了數(shù)字脈沖壓縮的實(shí)現(xiàn)途徑；提出了基于自定制浮點(diǎn)數(shù)據(jù)格式和分時復(fù)用蝶型結(jié)構(gòu)的數(shù)字脈沖壓縮系統(tǒng)設(shè)計(jì)思想，對其關(guān)鍵技術(shù)進(jìn)行了深入的研究。 第五章對輸入輸出模塊的功能做了詳細(xì)的描述，設(shè)計(jì)了具體的結(jié)構(gòu)和電路。 第六章針對系統(tǒng)的測試驗(yàn)證，提出面向SOC的模塊驗(yàn)證和系統(tǒng)軟硬協(xié)同驗(yàn)證的驗(yàn)證策略。通過Link for Modelsim工具，實(shí)現(xiàn)MATAB與Modelsim之間對VHDL代碼的聯(lián)合仿真測試，通過在線邏輯分析工具ChipScope，完成系統(tǒng)的片上測試，并分析系統(tǒng)的性能，證明系統(tǒng)的可實(shí)用性。滿足設(shè)計(jì)的要求。 本文研制的數(shù)字脈沖壓縮處理器具有動態(tài)范圍大、處理精度高、處理能力強(qiáng)、體積小、重量輕、實(shí)時性好的優(yōu)點(diǎn)，為設(shè)計(jì)高性能的現(xiàn)代雷達(dá)信號處理系統(tǒng)提供了可靠的保證。

    標(biāo)簽： 線性調(diào)頻信號 脈沖壓縮

    上傳時間： 2013-07-01

    上傳用戶：lingduhanya

  • 一款基于SRAM的FPGA器件設(shè)計(jì)

    FPGA是一種可通過用戶編程來實(shí)現(xiàn)各種數(shù)字電路的集成電路器件。用FPGA設(shè)計(jì)數(shù)字系統(tǒng)有設(shè)計(jì)靈活、低成本，低風(fēng)險(xiǎn)、面市時間短等好處。本課題在結(jié)合國際上FPGA器件方面的各種研究成果基礎(chǔ)上，對FPGA器件結(jié)構(gòu)進(jìn)行了深入的探討，重點(diǎn)對FPGA的互連結(jié)構(gòu)進(jìn)行了分析與優(yōu)化。FPGA器件速度和面積上相對于ASIC電路的不足很大程度上是由可編程布線結(jié)構(gòu)造成的，F(xiàn)PGA一般用大量的可編程傳輸管開關(guān)和通用互連線段實(shí)現(xiàn)門器件的連接，而全定制電路中僅用簡單的金屬線實(shí)現(xiàn)，傳輸管開關(guān)帶來很大的電阻和電容參數(shù)，因而速度要慢于后者。這也說明，通過優(yōu)化可編程連接方式和布線結(jié)構(gòu)，可大大改善電路的性能。本文研究了基于SRAM編程技術(shù)的FPGA器件中邏輯模塊、互連資源等對FPGA性能和面積的影響。論文中在介紹FPGA器件的體系構(gòu)架后，首先對開關(guān)矩陣進(jìn)行了研究，結(jié)合Wilton開關(guān)矩陣和Disioint開關(guān)矩陣的特點(diǎn)，得到一個連接更加靈活的開關(guān)矩陣，提高了FPGA器件的可布線性，接著本課題中又對通用互連線長度、通用互連線間的連接方式和布線通道的寬度等進(jìn)行了探討，并針對本課題中的FPGA器件，得出了一套適合于中小規(guī)模邏輯器件的通用互連資源結(jié)構(gòu)，仿真顯示新的互連方案有較好的速度和面積性能，在互連資源的面積和性能上達(dá)到一個很好的折中。 接下來課題中對FPGA電路的可編程邏輯資源進(jìn)行了研究，得到了一種邏輯規(guī)模適中的粗粒度邏輯塊簇，該邏輯塊簇采用類似Xilinx 公司的FPGA產(chǎn)品的LUT加觸發(fā)器結(jié)構(gòu)，使邏輯塊簇內(nèi)部基本邏輯單元的聯(lián)系更加緊密，提高了邏輯資源的功能和利用率。隨后我們還研究了IO模塊數(shù)目的確定和分布式SRAM結(jié)構(gòu)中編程電路結(jié)構(gòu)的設(shè)計(jì)，并簡單介紹了SRAM單元的晶體管級設(shè)計(jì)原理。最后，在對FPGA構(gòu)架研究基礎(chǔ)上，完成了一款FPGA電路的設(shè)計(jì)并設(shè)計(jì)了相應(yīng)的電路測試方案，該課題結(jié)合CETC58研究所的一個重要項(xiàng)目進(jìn)行，目前已成功通過CSMC0.6μm 2P2M工藝成功流片，測試結(jié)果顯示其完全達(dá)到了預(yù)期的性能。

    標(biāo)簽： SRAM FPGA 器件設(shè)計(jì)

    上傳時間： 2013-04-24

    上傳用戶：6546544

  • 基于FPGA的JPEG實(shí)時圖像編解碼系統(tǒng)

    JPEG是聯(lián)合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國際標(biāo)準(zhǔn)化組織(ISO)和CCITT聯(lián)合制定的靜態(tài)圖像壓縮編碼標(biāo)準(zhǔn)。JPEG的基于DCT變換有損壓縮具有高壓縮比特點(diǎn)，被廣泛應(yīng)用在數(shù)據(jù)量極大的多媒體以及帶寬資源寶貴的網(wǎng)絡(luò)程序中。 動態(tài)圖像的JPEG編解碼處理要求圖像恢復(fù)質(zhì)量高、實(shí)時性強(qiáng)，本課題就是針對這兩個方面的要求展開的研究。該系統(tǒng)由圖像編碼服務(wù)器端和圖像解碼客戶端組成。其中，服務(wù)器端實(shí)時采集攝像頭傳送的動態(tài)圖像，進(jìn)行JPEG編碼，通過網(wǎng)絡(luò)傳送碼流到客戶端；客戶端接收碼流，經(jīng)過JPEG解碼，恢復(fù)出原始圖像送VGA顯示。設(shè)計(jì)結(jié)果完全達(dá)到了實(shí)時性的要求。 本文從系統(tǒng)實(shí)現(xiàn)的角度出發(fā)，首先分析了系統(tǒng)開發(fā)平臺，介紹FPGA的結(jié)構(gòu)特點(diǎn)以及它的設(shè)計(jì)流程和指導(dǎo)原則；然后從JPEG圖像壓縮技術(shù)發(fā)展的歷程出發(fā)，分析JPEG標(biāo)準(zhǔn)實(shí)現(xiàn)高壓縮比高質(zhì)量圖像處理的原理；針對FPGA在算法實(shí)現(xiàn)上的特點(diǎn)，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設(shè)計(jì)了基于改進(jìn)的DA算法的FDCT和IDCT變換，以及按發(fā)生頻率進(jìn)行優(yōu)化的霍夫曼查找表結(jié)構(gòu)，并且從系統(tǒng)整體上對JPEG編解碼進(jìn)行簡化，以提高系統(tǒng)的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據(jù)SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網(wǎng)絡(luò)傳輸轉(zhuǎn)變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統(tǒng)中，由Nios嵌入式軟核的控制下運(yùn)行，在FPGA芯片上實(shí)現(xiàn)整個JPEG實(shí)時圖像編解碼系統(tǒng)(soc)。 在FPGA上實(shí)現(xiàn)硬件模塊化的JPEG算法，具有造價(jià)低功耗低，性能穩(wěn)定，圖像恢復(fù)后質(zhì)量高等優(yōu)點(diǎn)，適用于精度要求高且需要對圖像進(jìn)行逐幀處理的遠(yuǎn)程微小目標(biāo)識別和跟蹤系統(tǒng)中以及廣電系統(tǒng)中前期的非線性編輯工作以及數(shù)字電影的動畫特技制作，對降低成本和提高圖像處理速度兩方面都有非常重大的現(xiàn)實(shí)意義。通過在FPGA上實(shí)現(xiàn)JPEG編解碼，進(jìn)一步探索FPGA在數(shù)字圖像處理上的優(yōu)勢所在，深入了解進(jìn)行此類硬件模塊設(shè)計(jì)的技術(shù)特點(diǎn)，是本課題的重要學(xué)術(shù)意義所在。

    標(biāo)簽： FPGA JPEG 實(shí)時圖像 編解碼

    上傳時間： 2013-04-24

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  • JLINK.rar

    這是一個超級鏈接檢查工具，它可以對那些擁有巨大數(shù)量的鏈接進(jìn)行檢查以便發(fā)現(xiàn)問題，它的特性包括：提供無限通道同時驗(yàn)證許多鏈接；可定制性強(qiáng)、提供過濾功能等等。

    標(biāo)簽： JLINK

    上傳時間： 2013-07-10

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