隨著技術(shù)的飛速發(fā)展，電力電子裝置如變頻設(shè)備、變流設(shè)備等容量日益擴(kuò)大，數(shù)量日益增多。由于非線性器件的廣泛使用，使得電網(wǎng)中的諧波污染日益嚴(yán)重，給電力系統(tǒng)和各類用電設(shè)備帶來(lái)危害，輕則增加能耗，縮短設(shè)備使用壽命，重則造成用電事故，影響安全生產(chǎn)，電力諧波已經(jīng)成為電力系統(tǒng)的公害。除了傳統(tǒng)的濾波方法，例如，無(wú)源濾波、改變系統(tǒng)的拓補(bǔ)結(jié)構(gòu)來(lái)抑制諧波外，人們已廣泛應(yīng)用有源濾波器(APF)來(lái)消除注入電網(wǎng)的諧波，而實(shí)現(xiàn)有源濾波策略的前提就是能夠?qū)崟r(shí)、精確地檢測(cè)出諧波電流。諧波檢測(cè)是諧波研究中的一個(gè)重要的分支，是解決其他相關(guān)諧波問題的基礎(chǔ)，因此進(jìn)行諧波檢測(cè)的研究具有重要的理論意義和實(shí)用價(jià)值。設(shè)計(jì)一種精度高、實(shí)時(shí)性好且適用范圍寬的諧波電流檢測(cè)方法是國(guó)內(nèi)外眾多學(xué)者致力研究的目標(biāo)。 本文主要從諧波檢測(cè)理論和實(shí)現(xiàn)方法上探討了高精度、高實(shí)時(shí)性諧波檢測(cè)數(shù)字系統(tǒng)的相關(guān)問題。論文中闡述了電力系統(tǒng)諧波的相關(guān)概念和產(chǎn)生原理，并分析了電力諧波的特點(diǎn)，對(duì)國(guó)內(nèi)外各種諧波檢測(cè)方法進(jìn)行了分析和研究。在檢測(cè)理論上，本文采用FFT理論來(lái)計(jì)算諧波含量，研究了Radix-2 FFT在諧波檢測(cè)中的應(yīng)用，綜述了可編程元器件的發(fā)展過程、工藝發(fā)展及目前的應(yīng)用情況，并介紹了一種主流硬件描述語(yǔ)言VHDL。最后以FPGA芯片XC2S200為硬件平臺(tái)，以ISE6.0為軟件平臺(tái)，利用VHDL語(yǔ)言描述的方式實(shí)現(xiàn)了512點(diǎn)16Bit的快速傅立葉變換系統(tǒng)，并進(jìn)行了仿真、綜合等工作。仿真結(jié)果表明其計(jì)算結(jié)果達(dá)到了一定的精度，運(yùn)行速度可以滿足一般實(shí)時(shí)信號(hào)處理的要求。
標(biāo)簽： FPGA 電力系統(tǒng) 檢測(cè)方法 諧波
上傳時(shí)間： 2013-06-02
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近年來(lái)，隨著網(wǎng)絡(luò)技術(shù)的發(fā)展和視頻編碼標(biāo)準(zhǔn)受到廣泛接受，視頻點(diǎn)播、視頻流和遠(yuǎn)程教育等基于網(wǎng)絡(luò)的多媒體業(yè)務(wù)逐漸普及。為了對(duì)擁有不同終端資源，不同接入網(wǎng)絡(luò)以及不同興趣的用戶提供靈活的多媒體數(shù)據(jù)訪問服務(wù)，多媒體數(shù)據(jù)的內(nèi)容需要根據(jù)應(yīng)用環(huán)境動(dòng)態(tài)調(diào)整，轉(zhuǎn)碼正是實(shí)現(xiàn)這一挑戰(zhàn)性任務(wù)的關(guān)鍵技術(shù)之一。 視頻轉(zhuǎn)碼對(duì)時(shí)間的要求非常苛刻，以至于用高速的通用微處理器芯片也無(wú)法在規(guī)定的時(shí)間內(nèi)完成必要的運(yùn)算。因此，必須為這樣的運(yùn)算設(shè)計(jì)一個(gè)專用的高速硬線邏輯電路，在高速FPGA器件上實(shí)現(xiàn)或制成高速專用集成電路。用高密度的FPGA來(lái)構(gòu)成完成轉(zhuǎn)碼算法所需的電路系統(tǒng)，實(shí)現(xiàn)專用集成電路的功能，因其成本低、設(shè)計(jì)周期短、功耗小、可靠性高、使用靈活等優(yōu)點(diǎn)而成為適合本課題的最佳選擇。 本文根據(jù)MPEG-2中可變長(zhǎng)編碼(VLC)理論，采用了兩級(jí)查找表減少了VLC存儲(chǔ)空間的使用，完成VLC編碼的實(shí)現(xiàn)。根據(jù)MPEG-2中關(guān)于System Packet的定義，針對(duì)FPGA可實(shí)現(xiàn)性，以空間換取復(fù)雜度的減少，實(shí)現(xiàn)了PES包的打包模塊。根據(jù)MPEG-2相應(yīng)的轉(zhuǎn)碼理論，完成了對(duì)系統(tǒng)解碼模塊相應(yīng)的連接和調(diào)試，對(duì)解碼模塊以真實(shí)的bit流進(jìn)行了貼近板級(jí)的情況的仿真。根據(jù)MPEG-2中TM5的算法的局限性，分析得出只需要對(duì)P幀進(jìn)行相應(yīng)處理即可改進(jìn)場(chǎng)景變換對(duì)視頻質(zhì)量的影響，完成對(duì)TM5的算法的改進(jìn)。通過性能估算和電路仿真，各模塊的吞吐率能夠滿足轉(zhuǎn)碼系統(tǒng)的要求。
上傳時(shí)間： 2013-07-22
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隨著全控型變流技術(shù)的不斷發(fā)展和應(yīng)用領(lǐng)域的不斷拓寬，具有高功率因數(shù)的PWM整流器在工業(yè)領(lǐng)域中逐漸得到普遍重視。在目前的PWM調(diào)制方法中，自然采樣SPWM具有控制靈活、輸出脈沖波形好、諧波含量低等優(yōu)點(diǎn)，是一種性能優(yōu)良的調(diào)制方法。傳統(tǒng)的基于DSP的SPWM實(shí)現(xiàn)方法受DSP本身串行程序流工作模式的限制，是很難實(shí)時(shí)完成自然采樣SPWM的計(jì)算的，這在一些特殊的應(yīng)用領(lǐng)域限制了PWM整流器性能的提高。為此，論文提出了一種基于FPGA的自然采樣SPWM實(shí)現(xiàn)方法，并在三相電流型整流器樣機(jī)上進(jìn)行了實(shí)驗(yàn)驗(yàn)證。由于FPGA具有豐富的可編程邏輯資源和I/O口，并且可以采用并行工作方式，因此控制系統(tǒng)具有更快的處理速度、更小的控制延時(shí)和更好的實(shí)時(shí)性，有利于PWM整流器性能的提高。仿真和實(shí)驗(yàn)研究都表明本文的設(shè)計(jì)是正確有效的。
上傳時(shí)間： 2013-06-16
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本文以“機(jī)車車輛輪對(duì)動(dòng)態(tài)檢測(cè)裝置”為研究背景，以改進(jìn)提升裝置性能為目標(biāo)，研究在Altera公司的FPGA(Field Programmable Gate Array)芯片Cyclone上實(shí)現(xiàn)圖像采集控制、圖像處理算法、JPEG(Joint Photographic Expert Group)壓縮編碼標(biāo)準(zhǔn)的基本系統(tǒng)。本文使用硬件描述語(yǔ)言Verilog，以RedLogic的RVDK開發(fā)板作為硬件平臺(tái)，在開發(fā)工具OUARTUS2 6.0和MODELSIM SE 6.1B環(huán)境中完成軟核的設(shè)計(jì)與仿真驗(yàn)證。 數(shù)據(jù)采集部分完成的功能是將由模擬攝像機(jī)拍攝到的圖像信號(hào)進(jìn)行數(shù)字化，然后從數(shù)據(jù)流中提取有效數(shù)據(jù)，加以適當(dāng)裁剪，最后將奇偶場(chǎng)圖像數(shù)據(jù)合并成幀，存儲(chǔ)到存儲(chǔ)器中。數(shù)字化及碼流產(chǎn)生的功能由SAA7113芯片完成，由FPGA對(duì)SAA7113芯片初始化設(shè)置、控制，并對(duì)數(shù)字化后的數(shù)據(jù)進(jìn)行操作。 圖像處理算法部分考慮到實(shí)時(shí)性與算法復(fù)雜度等因素，從裝置的圖像處理流程中有選擇性地實(shí)現(xiàn)了直方圖均衡化、中值濾波與邊緣檢測(cè)三種圖像處理算法。 壓縮編碼部分依據(jù)JPEG標(biāo)準(zhǔn)基本系統(tǒng)順序編碼模式，在FPGA上實(shí)現(xiàn)了DCT(Discrete Cosine Transform)變換、量化、Zig-Zag掃描、直流系數(shù)DPCM(Differential Pulse Code Modulation)編碼、交流系數(shù)RLC(Run Length code)編碼、霍夫曼編碼等主要步驟，最后用實(shí)際的圖像數(shù)據(jù)塊對(duì)系統(tǒng)進(jìn)行了驗(yàn)證。
上傳時(shí)間： 2013-04-24
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軟件開發(fā)環(huán)境：ISE 7.1i 硬件開發(fā)環(huán)境：紅色颶風(fēng)II代－Xilinx版 1. 本實(shí)例用于控制開發(fā)板上面的SDRAM完成讀寫功能； 先向SDRAM里面寫數(shù)據(jù)，然后再將數(shù)據(jù)讀出來(lái)做比較，如果不匹配就通過LED變亮顯示出來(lái)，如果一致，LED就不亮。 2. part1目錄是使用Modelsim仿真的工程； 3. part2目錄是在開發(fā)版上面驗(yàn)證的工程； 2.1. part1_32目錄是4m32SDRAM的仿真工程； 2.2. part1_16目錄是4m16SDRAM的仿真工程； \model文件夾里面是仿真模型； \rtl文件夾里面是源文件； \sim文件夾里面是仿真工程； \test_bench文件夾里面是測(cè)試文件； \wave文件夾里面是仿真波形。 3.1. 工程在\project文件夾里面; 3.2. 源文件和管腳分配在\rtl文件夾里面; 3.3. 下載文件在\download文件夾里面,.mcs為PROM模式下載文件,.bit為JTAG調(diào)試下載文件。
標(biāo)簽： Modelsim SDRAM 讀寫 控制
上傳時(shí)間： 2013-04-24
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隨著電子技術(shù)和集成電路技術(shù)的飛速發(fā)展，數(shù)字信號(hào)處理已經(jīng)廣泛地應(yīng)用于通信、信號(hào)處理、生物醫(yī)學(xué)以及自動(dòng)控制等領(lǐng)域中。離散傅立葉變換(DFT)及其快速算法FFT作為數(shù)字信號(hào)處理中的基本變換，有著廣泛的應(yīng)用。特別是近年來(lái)，基于FFT的ODFM技術(shù)的興起，進(jìn)一步推動(dòng)了對(duì)高速FFT處理器的研究。 FFT 算法從出現(xiàn)到現(xiàn)在已有四十多年代歷史，算法理論已經(jīng)趨于成熟，但是其具體實(shí)現(xiàn)方法卻值得研究。面向高速、大容量數(shù)據(jù)流的FFT實(shí)時(shí)處理，可以通過數(shù)據(jù)并行處理或者采用多級(jí)流水線結(jié)構(gòu)來(lái)實(shí)現(xiàn)。特別是流水線結(jié)構(gòu)使得FFT處理器在進(jìn)行不同點(diǎn)數(shù)的FFT計(jì)算時(shí)可以通過對(duì)模塊級(jí)數(shù)的控制很容易的實(shí)現(xiàn)。 本文在分析和比較了各種FFT算法后，選擇了基2和基4混合頻域抽取算法作為FFr處理器的實(shí)現(xiàn)算法，并提出了一種高速、處理點(diǎn)數(shù)可變的流水線結(jié)構(gòu)FFT處理器的實(shí)現(xiàn)方法。利用這種方法實(shí)現(xiàn)的FFT處理器成功的應(yīng)用到DAB接收機(jī)中，RTL級(jí)仿真結(jié)果表明FFT輸出結(jié)果與C模型輸出一致，在FPGA環(huán)境下仿真波形正確，用Ouaaus Ⅱ軟件綜合的最高工作頻率達(dá)到133MHz，滿足了高速處理的設(shè)計(jì)要求。
標(biāo)簽： FFT 流水線結(jié)構(gòu) 處理器
上傳時(shí)間： 2013-05-29
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研制發(fā)射微小衛(wèi)星，是我國(guó)利用空間技術(shù)服務(wù)經(jīng)濟(jì)建設(shè)、造福人類的重要途徑。現(xiàn)代微小衛(wèi)星在短短20年里能取得長(zhǎng)足的發(fā)展，主要取決于微小衛(wèi)星自身的一系列特點(diǎn)：重量輕，體積小，成本低，性能高，安全可靠，發(fā)射方便、快捷靈活等。在衛(wèi)星通信系統(tǒng)中，由于傳輸信道的多徑和各種噪聲的影響，信號(hào)在接收端會(huì)引起差錯(cuò)，通過信道編碼環(huán)節(jié)，可對(duì)這些不可避免的差錯(cuò)進(jìn)行檢測(cè)和糾正。 在微小衛(wèi)星通信鏈路中，信道編碼器的任務(wù)是差錯(cuò)控制。本文采用符合空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì)CCSDS標(biāo)準(zhǔn)的鏈接碼進(jìn)行信道編碼，即內(nèi)碼為（2，1，6）的卷積碼，外碼為（255，223）的RS碼，中間進(jìn)行交織操作。其中，里德-索羅蒙碼(簡(jiǎn)稱RS碼)是一種重要的非二進(jìn)制BCH碼，是分組碼中糾錯(cuò)能力最強(qiáng)的糾錯(cuò)碼，一次可以糾正多個(gè)突發(fā)錯(cuò)誤，廣泛地用于空間通信中。 本文針對(duì)南京航空航天大學(xué)自行研制的微小衛(wèi)星通信分系統(tǒng)的技術(shù)要求，在用SystemView和C語(yǔ)言仿真的基礎(chǔ)上，用硬件描述語(yǔ)言Verilog設(shè)計(jì)了RS（255，223）編碼器和譯碼器，使用Modelsim軟件進(jìn)行了功能仿真，并通過Xilinx公司的軟件ISE對(duì)設(shè)計(jì)進(jìn)行綜合、布局布線，最后生成可下載的比特流文件下載到Xilinx公司的型號(hào)為XC3S2000的FPGA芯片中，完成了電路的設(shè)計(jì)并實(shí)現(xiàn)了編碼譯碼的功能，表明本文設(shè)計(jì)的信道編解碼器的正確性和實(shí)用性，滿足了微小衛(wèi)星通信分系統(tǒng)的技術(shù)要求。
上傳時(shí)間： 2013-08-01
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FPGA是一種可通過用戶編程來(lái)實(shí)現(xiàn)各種數(shù)字電路的集成電路器件。用FPGA設(shè)計(jì)數(shù)字系統(tǒng)有設(shè)計(jì)靈活、低成本，低風(fēng)險(xiǎn)、面市時(shí)間短等好處。本課題在結(jié)合國(guó)際上FPGA器件方面的各種研究成果基礎(chǔ)上，對(duì)FPGA器件結(jié)構(gòu)進(jìn)行了深入的探討，重點(diǎn)對(duì)FPGA的互連結(jié)構(gòu)進(jìn)行了分析與優(yōu)化。FPGA器件速度和面積上相對(duì)于ASIC電路的不足很大程度上是由可編程布線結(jié)構(gòu)造成的，F(xiàn)PGA一般用大量的可編程傳輸管開關(guān)和通用互連線段實(shí)現(xiàn)門器件的連接，而全定制電路中僅用簡(jiǎn)單的金屬線實(shí)現(xiàn)，傳輸管開關(guān)帶來(lái)很大的電阻和電容參數(shù)，因而速度要慢于后者。這也說(shuō)明，通過優(yōu)化可編程連接方式和布線結(jié)構(gòu)，可大大改善電路的性能。本文研究了基于SRAM編程技術(shù)的FPGA器件中邏輯模塊、互連資源等對(duì)FPGA性能和面積的影響。論文中在介紹FPGA器件的體系構(gòu)架后，首先對(duì)開關(guān)矩陣進(jìn)行了研究，結(jié)合Wilton開關(guān)矩陣和Disioint開關(guān)矩陣的特點(diǎn)，得到一個(gè)連接更加靈活的開關(guān)矩陣，提高了FPGA器件的可布線性，接著本課題中又對(duì)通用互連線長(zhǎng)度、通用互連線間的連接方式和布線通道的寬度等進(jìn)行了探討，并針對(duì)本課題中的FPGA器件，得出了一套適合于中小規(guī)模邏輯器件的通用互連資源結(jié)構(gòu)，仿真顯示新的互連方案有較好的速度和面積性能，在互連資源的面積和性能上達(dá)到一個(gè)很好的折中。 接下來(lái)課題中對(duì)FPGA電路的可編程邏輯資源進(jìn)行了研究，得到了一種邏輯規(guī)模適中的粗粒度邏輯塊簇，該邏輯塊簇采用類似Xilinx 公司的FPGA產(chǎn)品的LUT加觸發(fā)器結(jié)構(gòu)，使邏輯塊簇內(nèi)部基本邏輯單元的聯(lián)系更加緊密，提高了邏輯資源的功能和利用率。隨后我們還研究了IO模塊數(shù)目的確定和分布式SRAM結(jié)構(gòu)中編程電路結(jié)構(gòu)的設(shè)計(jì)，并簡(jiǎn)單介紹了SRAM單元的晶體管級(jí)設(shè)計(jì)原理。最后，在對(duì)FPGA構(gòu)架研究基礎(chǔ)上，完成了一款FPGA電路的設(shè)計(jì)并設(shè)計(jì)了相應(yīng)的電路測(cè)試方案，該課題結(jié)合CETC58研究所的一個(gè)重要項(xiàng)目進(jìn)行，目前已成功通過CSMC0.6μm 2P2M工藝成功流片，測(cè)試結(jié)果顯示其完全達(dá)到了預(yù)期的性能。
標(biāo)簽： SRAM FPGA 器件設(shè)計(jì)
上傳時(shí)間： 2013-04-24
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近年來(lái)，人們對(duì)無(wú)線數(shù)據(jù)和多媒體業(yè)務(wù)的需求迅猛增加，促進(jìn)了寬帶無(wú)線通信新技術(shù)的發(fā)展和應(yīng)用。正交頻分復(fù)用 (Orthogonal Frequency Division Multiolexing，OFDM)技術(shù)已經(jīng)廣泛應(yīng)用于各種高速寬帶無(wú)線通信系統(tǒng)中。然而 OFDM 系統(tǒng)相比單載波系統(tǒng)更容易受到頻偏和時(shí)偏的影響，因此如何有效地消除頻偏和時(shí)偏，實(shí)現(xiàn)系統(tǒng)的時(shí)頻同步是 OFDM 系統(tǒng)中非常關(guān)鍵的技術(shù)。 本文討論了非同步對(duì) OFDM 系統(tǒng)的影響，分析了當(dāng)前用于 OFDM 系統(tǒng)中基于數(shù)據(jù)符號(hào)的同步算法，并簡(jiǎn)單介紹非基于數(shù)據(jù)符號(hào)同步技術(shù)。基于數(shù)據(jù)符號(hào)的同步技術(shù)通過加入訓(xùn)練符號(hào)或?qū)ьl等附加信息，并利用導(dǎo)頻或訓(xùn)練符號(hào)的相關(guān)性實(shí)現(xiàn)時(shí)頻同步。此算法由于加入了附加信息，降低了帶寬利用率，但同步精度相對(duì)較高，同步捕獲時(shí)間較短。 隨著電子芯片技術(shù)的快速發(fā)展，電子設(shè)計(jì)自動(dòng)化 (Electronic DesignAutomation，EDA) 技術(shù)和可編程邏輯芯片 (FPGA/CPLD) 的應(yīng)用越來(lái)越受到大家的重視，為此文中對(duì) EDA 技術(shù)和 Altera 公司制造的 FPGA 芯片的原理和結(jié)構(gòu)特點(diǎn)進(jìn)行了闡述，還介紹了在相關(guān)軟件平臺(tái)進(jìn)行開發(fā)的系統(tǒng)流程。 論文在對(duì)基于數(shù)據(jù)符號(hào)三種算法進(jìn)行較詳細(xì)的分析和研究的基礎(chǔ)上，尤其改進(jìn)了基于導(dǎo)頻符號(hào)的同步算法之后，利用 Altera 公司的 FPGA 芯片EP1S25F102015 在 OuartusⅡ5.0 工具平臺(tái)上實(shí)現(xiàn)了 OFDM 同步的硬件設(shè)計(jì)，然后進(jìn)行了軟件仿真。其中對(duì)基于導(dǎo)頻符號(hào)同步的改進(jìn)算法硬件設(shè)計(jì)過程了進(jìn)行了詳細(xì)闡述。不僅如此，對(duì)于基于 PN 序列幀的同步算法和基于循環(huán)前綴 (Cycle Prefix，CP) 的極大似然 (Maximam Likelihood,ML)估計(jì)同步算法也有具體的仿真實(shí)現(xiàn)。 最后，文章還對(duì)它們進(jìn)行了比較，基于導(dǎo)頻符號(hào)同步設(shè)計(jì)的同步精度比較高，但是耗費(fèi)芯片的資源多，另一個(gè)缺點(diǎn)是沒有頻偏估計(jì)，因此運(yùn)用受到一定限制。基于 PN 序列幀的同步設(shè)計(jì)使用了最少的芯片資源，但要提取 PN 序列中的信號(hào)數(shù)據(jù)有一定困難。基于循環(huán)前綴的同步設(shè)計(jì)占用了芯片 I/O 腳稍顯多。這幾種同步算法各有優(yōu)缺點(diǎn)，但可以根據(jù)不同的信道環(huán)境選用它們。
標(biāo)簽： FPGA 數(shù)據(jù) 同步的 仿真實(shí)現(xiàn)
上傳時(shí)間： 2013-04-24
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隨著多媒體編碼技術(shù)的發(fā)展，視頻壓縮標(biāo)準(zhǔn)在很多領(lǐng)域都得到了成功應(yīng)用，如視頻會(huì)議(H.263)、DVD(MPEG-2)、機(jī)頂盒(MPEG-2)等等，而網(wǎng)絡(luò)帶寬的不斷提升和高效視頻壓縮技術(shù)的發(fā)展使人們逐漸把關(guān)注的焦點(diǎn)轉(zhuǎn)移到了寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)上來(lái)。帶寬的增加為流式媒體的發(fā)展鋪平了道路，而高效的視頻壓縮標(biāo)準(zhǔn)的出臺(tái)則是流媒體技術(shù)發(fā)展的關(guān)鍵。H.264/AVC是由國(guó)際電信聯(lián)合會(huì)和國(guó)際標(biāo)準(zhǔn)化組織共同發(fā)展的下一代視頻壓縮標(biāo)準(zhǔn)之一。新標(biāo)準(zhǔn)中采用了新的視頻壓縮技術(shù)，如多模式幀間預(yù)測(cè)、1/4像素精度預(yù)測(cè)、整數(shù)DCT變換、變塊尺寸運(yùn)動(dòng)補(bǔ)償、基于上下文的二元算術(shù)編碼(CABAC)、基于上下文的變長(zhǎng)編碼(CAVLC)等等，這些技術(shù)的采用大大提高了視頻壓縮的效率，更有利于寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)的實(shí)現(xiàn)。 本文主要根據(jù)視頻會(huì)議應(yīng)用的需要對(duì)JM8.6代碼進(jìn)行優(yōu)化，目標(biāo)是實(shí)現(xiàn)基于Baseline的低復(fù)雜度的CIF編碼器，并對(duì)部分功能模塊進(jìn)行電路設(shè)計(jì)。在設(shè)計(jì)方法上采用自頂向下的設(shè)計(jì)方法，首先對(duì)H.264編碼器的C代碼和算法進(jìn)行優(yōu)化，并對(duì)優(yōu)化后的結(jié)果進(jìn)行測(cè)試比較，結(jié)果顯示在圖像質(zhì)量沒有明顯降低的情況下，H.264編碼器編碼CIF格式視頻每秒達(dá)到15幀以上，滿足了視頻會(huì)議應(yīng)用的實(shí)時(shí)性要求。然后，以C模型為參考對(duì)H.264編碼器的部分功能模塊電路進(jìn)行設(shè)計(jì)。采用Verilog HDL實(shí)現(xiàn)了這些模塊，并在Quartus Ⅱ中進(jìn)行了綜合、仿真、驗(yàn)證。主要完成了Zig-zag掃描和CAVLC模塊的設(shè)計(jì)，詳細(xì)說(shuō)明模塊的工作原理和過程，然后進(jìn)行多組的仿真測(cè)試，結(jié)果與C模型相應(yīng)部分的結(jié)果一致，證明了設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-06-11
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