msp各個模塊源碼 如定時器，COM，硬件乘法器比較器USART,ADC.
標簽： msp 模塊 定時器 源碼
上傳時間： 2016-06-16
上傳用戶：txfyddz
兩條5級的并行流水線，乘法器還有一個簡單的中斷系統（帶一個中斷管理的‘操作系統’吧），再加上一個編譯器。 主要是說明一下CPU的設計方法，還有一些簡單的模塊例如加法器，乘法器
標簽： 并行 流水線
上傳時間： 2014-01-05
上傳用戶：a673761058
常用經典典型電路，如全加器，乘法器，如何減小資源
標簽： 典型 電路
上傳時間： 2013-11-27
上傳用戶：lijinchuan
8位risc cpu的編寫，使用quartus軟件對其進行寫入，里面內置乘法器、除法器等模塊
標簽： risc cpu 8位 編寫
上傳時間： 2016-08-13
上傳用戶：cc1915
使用列表法，VHDL語言實現的基于多項式基的有限域乘法器，用于AES算法等對有限域乘法有要求的算法
標簽：
上傳時間： 2013-12-10
上傳用戶：愛死愛死
Multisim2001軟件的仿真電路實例261例，都是源文件哦，包括一般常見電路及乘法器電路仿真，運放電路仿真，控制電路仿真，數字電路仿真。超值
標簽： Multisim 2001 261 軟件
上傳時間： 2014-01-04
上傳用戶：busterman
改進型FIR濾波器，改進后所用的資源比改進前節省了很多乘法器
標簽： FIR 改進型 濾波器
上傳時間： 2016-09-07
上傳用戶：海陸空653
ALTERA上DE2平臺，verilog描述，無符號乘法器，在數碼管顯示結果。
標簽： ALTERA DE2
上傳時間： 2013-12-13
上傳用戶：牧羊人8920
代碼分為兩部分：ff_const_mul.v和ff_mul.v，從而實現GF乘法器，VERILOG編寫
標簽： ff_const_mul ff_mul 分 代碼
上傳時間： 2016-11-13
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最基本的vhdl運算，採用8bit作乘法器，將兩串8bit的值輸入之後進行相乘
標簽： vhdl
上傳時間： 2013-12-16
上傳用戶：zhenyushaw
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