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保密通信中RS編解碼的FPGA實現

由于信道中存在干擾,數字信號在信道中傳輸的過程中會產生誤碼.為了提高通信質量,保證通信的正確性和可靠性,通常采用差錯控制的方法來糾正傳輸過程中的錯誤.本文的目的就是研究如何通過差錯控制的方法以提高通信質量,保證傳輸的正確性和可靠性.重點研究一種信道編解碼的算法和邏輯電路的實現方法,并在硬件上驗證,利用碼流傳輸的測試方法,對設計進行測試.在以上的研究基礎之上,橫向擴展和課題相關問題的研究,包括FPGA實現和高速硬件電路設計等方面的研究. 糾錯碼技術是一種通過增加一定的冗余信息來提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯碼,在線性分組碼中,它具有最強的糾錯能力,既能糾正隨機錯誤,也能糾正突發錯誤.在深空通信,移動通信以及數字視頻廣播等系統中具有廣泛的應用,隨著RS編碼和解碼算法的改進和相關的硬件實現技術的發展,RS碼在實際中的應用也將更加廣泛. 在研究中,對所研究的問題進行分解,集中精力研究課題中的重點和難點,在各個模塊成功實現的基礎上,成功的進行系統組合,協調各個模塊穩定的工作. 在本文中的EDA設計中,使用了自頂向下的設計方法,編解碼算法每一個子模塊分開進行設計,最后在頂層進行元件例化,正確實現了編碼和解碼的功能. 本文首先介紹相關的數字通信背景；接著提出糾錯碼的設計方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實現方法,RTL代碼編寫和邏輯仿真以及時序仿真,并討論了FPGA設計的一般性準則以及高速數字電路設計的一些常用方法和注意事項；最后設計基于FPGA的硬件電路平臺,并利用靜態和動態的方法對編解碼算法進行測試. 通過對編碼和解碼算法的充分理解,本人使用Verilog HDL語言對算法進行了RTL描述,在Altera公司Cyclone系列FPGA平臺上面實現了編碼和解碼算法. 其中,編碼的最高工作頻率達到158MHz,解碼的最高工作頻率達到91MHz.在進行硬件調試的時候,整個系統工作在30MHz的時鐘頻率下,通過了硬件上的靜態測試和動態測試,并能夠正確實現預期的糾錯功能.

標簽： FPGA 保密通信 RS編解碼

上傳時間： 2013-07-01

上傳用戶：liaofamous
短波電臺擴頻—自適應天線抗干擾系統的設計及FPGA實現

自適應天線技術、擴頻技術是提高通信系統抗干擾能力的有效手段.本課題短波電臺擴頻-自適應天線抗干擾系統的目的是將自適應天線技術與擴頻技術結合起來,使短波通信系統具有對抗各種干擾的性能,保證在惡劣的電磁環境中實現正常通信.本文主要工作如下:·研究了強干擾環境下的PN碼同步,給出了設計中關鍵指標的選取原則;·分析了參考信號提取的原理,提出了適合于本課題的設計方案;·給出了擴頻偽隨機碼PN1、導引信號偽隨機碼PN2的選取方法;·基于FPGA,給出了系統設計中PN碼同步,參考信號提取的具體實現.

標簽： FPGA 短波電臺擴頻天線抗干擾

上傳時間： 2013-04-24

上傳用戶：zzbbqq99n
基于FPGA的嵌入式MCU設計與應用研究

隨著電子技術和信息技術的發展，可編程邏輯器件的應用領域越來越寬。可編程SoC設計已成為SoC設計的新方法。論文介紹了可編程邏輯器件的設計方法和開發技術，并用硬件描述語言和FPGA／CPLD設計技術，探索和研究了基于FPGA的RISCMCU的設計與實現過程。論文參照Mircochip公司的PICl6C5X單片機的體系結構，設計了8位RISCMCU。該嵌入式MCU設計采用了自頂向下的設計方法和模塊化設計思想。MCU總體結構設計劃分控制模塊、ALU模塊、存儲模塊三大模塊。然后，對各模塊的具體技術實現細節分別進行了闡述。論文中設計的MCU能實現PICl6C5X單片機33條指令中除OPTION、CLRWDT、SLEEP和TRIS四條指令以外的其余29條指令的功能，但應用是基于FPGA的，能與其他外設IP方便的結合在一起使用，比ASIC的PICl6C57X的應用更具靈活性。軟件仿真和硬件驗證表明：所設計的嵌入式MCU在各方面均達到了一定的性能指標，在Altera公司ACEX1K系列的EPlK30TCl44-3器件上的工作頻率達21.88MHz。這些為自主設計R／SCMCU的IP核提供了值得借鑒的探索成果和設計思路，在通用控制領域也有一定的實用價值。此外，論文中還介紹了三相SPWM控制模塊的設計，該模塊具有死區時間和載波比任意可調的特點，可以單獨應用，也可以作為MCU的外設子模塊應用。

標簽： FPGA MCU 嵌入式應用研究

上傳時間： 2013-07-16

上傳用戶：熊少鋒
橢圓曲線密碼體制中標量乘法運算的優化和FPGA實現

信息技術的不斷發展,對信息的安全提出了更高的要求.在應用公鑰密碼體制的時候,對密鑰長度要求越來越大,處理的速度要求越來越快.而基于橢圓曲線離散對數問題的橢圓曲線密碼體制,因其每比特最大的安全性,受到了越來越廣泛的注意.橢圓曲線密碼體制(ECC:Elliptic Curve Cryptosystem)的快速實現也成為一個關注的方面.該文按照確定有限域、選取曲線參數、劃分結構模塊、優化模塊算法、實現模塊設計,驗證模塊功能的順序進行書寫.為了硬件實現上的方便,設計選擇了含有Ⅱ型優化正規基的伽略域GF(2191),并在該域上構造了隨機的橢圓曲線.根據層次化、結構化的設計思路,將橢圓曲線上的標量乘法運算劃分成兩個運算層次:橢圓曲線上的運算和有限域上的運算.模塊劃分之后,利用自底向上的設計思路,主要針對有限域上的乘法運算進行了重要的改進,并對加法群中的標量乘運算的算法進行了分析、證明,以達到面積優化和快速執行的效果.具體設計中,采用硬件描述語言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平臺上進行電路設計.完成了各個模塊的設計輸入和仿真.設計選用了Altera公司的APEX Ⅱ系列器件,利用第一方軟件Quartus Ⅱ 2.2進行綜合、布局、布線和時序仿真.文中給出了橢圓曲線上的點加、倍點和標量乘法模塊的具體設計結構框圖.并且根據橢圓曲線的標量乘特點,提出了合適的驗證方案.該設計完成了橢圓曲線上的標量乘法運算.設計主要針對資源受限的應用環境:改進了有限域上的乘法運算、使用了沒有預處理的標量乘算法.改進后的橢圓曲線標量乘法需要2,741,998個邏輯單元,在100MHz的時鐘約束下,運行一次標量乘法運算需要567.69us.該次設計的結果可以直接用來構造橢圓曲線上的簽名、驗證、密鑰交換等算法.

標簽： FPGA 橢圓曲線密碼體制乘法運算

上傳時間： 2013-05-24

上傳用戶：zhuo0008
參數化Viterbi譯碼器的FPGA實現

本文以某型號接收機的應用為背景，主要論述了如何實現基于FPGA的參數化的Viterbi譯碼器的知識產權(IP)核。文中詳細論述了譯碼器的內部結構、VerilogHDL(硬件描述語言)實現、仿真測試等。這些可變的參數包括：碼型、ACS(加比選)單元的數目、軟判決比特數、回溯深度等。用戶可以根據自己的需要設置不同的參數由開發工具生成不同的譯碼器用于不同的系統。　　本文的創新之處在于,針對FPGA的內部結構提出了一種新的累加度量RAM的組織形式，大大節省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進行電路仿真的方法，大大提高了仿真的速度。　　所設計的(2，1，7)連續型5比特軟判決譯碼器已經應用于某型號接收機，經受了實際應用的考驗產生了巨大的經濟效益。

標簽： Viterbi FPGA 參數譯碼器

上傳時間： 2013-04-24

上傳用戶：waizhang
基于“單片機CPLDFPGA體系結構”的程控交換機系統集成化設計

有線通信方式由于具有保密性高、抗干擾能力強在軍事通信中倍受青睞,因此,對軍用有線通信設備的研究和設計具有十分重要的戰略意義.TBJ-204型野戰20線程控交換機是一種小型背負式模擬空分程控用戶交換機,用于裝備全軍各兵種的作戰、演習和緊急搶險等行動.該項目以該交換機為研究對象,在詳細分析原設備的系統結構和功能實現方式的基礎上,指出該機型在使用過程中存在技術相對陳舊、分立元件過多、可靠性和保密性不夠、體積大、重量大、維修困難等問題,同時結合系統的低功耗需求和優化人機接口設計,本文提出基于"單片機+CPLD/FPGA體系結構"的集成化設計方案:①在CPLD中實現信號音分頻和計時頻率生成電路、20路用戶LED狀態控制電路;②CPLD與單片機以總線接口方式實現譯碼、數據和控制信號鎖存功能的VHDL設計;③基于低功耗設計的器件選型方案和單片機待機模式設計;④人機接口的LCD菜單操作方式.該文詳細介紹了改型設備的研制過程,包括CPLD片內功能設計實現、主控制板和用戶板各功能模塊工作原理和設計實現、各硬件模塊功能測試等,最后給出了局內呼叫處理功能和話務員服務功能的軟件實現流程.文章結尾介紹了改型設備的系統性能,它將實現更高的可靠性、保密性和抗干擾能力,同時具備低功耗和小型化的優點.最后,該文總結了項目設計中使用的關鍵技術,指出了設計的創新意義和將來的工作.

標簽： CPLDFPGA 單片機程控交換機

上傳時間： 2013-04-24

上傳用戶：啊颯颯大師的
基于ARM的嵌入式家庭網絡監控系統設計

隨著嵌入式技術的發展，嵌入式系統被逐步應用到諸如工業控制，汽車電子設備，移動通信設備，PDA，GPS衛星定位系統和信息家電等社會各行各業之中，現在已經成為信息發展的主流技術之一，在國民經濟發展中起著舉足輕重的作用。由于信息化的普及，家庭中的電腦、信息家電、通信終端越來越多，使用管理它們也變得越來越麻煩。如何更有效地發揮這些設備的作用，提高居家生活的智能化和方便性，如何更便利的互聯和協同工作，已成為現代人生活乃至辦公的重要問題。這些問題的出現導致了家庭網絡的出現，家體網絡技術已經成為各大IT企業研究開發的重點。本論文分析了家庭網絡和信息家電的發展情況，以實用、簡便為原則設計了一個家庭網絡監控系統。此系統以ARM7的S3C44BOX開發板為硬件平臺，以uClinux作為嵌入式操作系統，實現對家庭網絡中的信息家電進行監控，使用戶能夠了解家庭中信息家電的工作狀況，對信息家電進行控制，來達到對信息家電有效管理、方便用戶使用家中的家電的目的。論文中家庭網絡監控系統主要由web服務器、家庭網絡服務器和家庭網絡組成，實現家電控制、狀態查詢、信息家電狀態報告、注冊、注銷、統一開關機等功能。本設計的家庭網絡監控系統由于使用了RS485總線式網絡來組建家庭網絡，使得該系統組網方便，在價格上有一定優勢，而且硬件是基于ARM開發板平臺，體積較小，所設計的家庭網絡協議很好的滿足了家庭網絡監控需求，協議也很簡單，處理方便。由于此家庭網絡監控系統實現了家電注冊、注銷功能，使得該系統能夠及時檢測到家庭網絡中的家電的增減情況。總之，本家庭網絡監控系統體積小、簡單、經濟、多功能，方便家庭網絡中信息家電的增減，具有較高的實用價值，適合于普通百姓家庭之中使用。

標簽： ARM 嵌入式家網絡監控

上傳時間： 2013-07-31

上傳用戶：01010101
利用Cadence ALlegro進行PCB級的信號完整性仿真

隨著信息寬帶化和高速化的發展，以前的低速PCB已完全不能滿足日益增長信息化發展的需要，而高速PCB的出現將對硬件人員提出更高的要求，僅僅依靠自

標簽： Cadence ALlegro PCB 信號完整性

上傳時間： 2013-05-22

上傳用戶：julin2009
GPS接收機天線陣列抗干擾算法研究及其FPGA實現

GPS技術在導航、定位及精確打擊等方面產生了重要影響，已經廣泛地應用在各種武器平臺上。但是，在干擾環境下也顯現出許多問題。由于其到達地球表面的信號極其微弱(-160dBW)，在現在復雜的電磁環境中容易受到干擾，尤其是C/A碼信號更易受到干擾，并且隨著導航戰的發展對GPS的抗干擾已成為爭取導航資源的有效措施。因此，研究干擾環境下的GPS接收機設計具有重要意義。本文首先簡要介紹了GPS信號的結構及構成，通過對GPS信號特征以及接收機抗干擾能力的分析，結合干擾對接收機的作用方式及效果，確定GPS最易受的干擾類型為阻塞式干擾，然后針對這種干擾類型提出了一種有效的抗干擾技術-----自適應調零天線技術。接下來，著重研究了GPS接收機在此抗干擾技術前提下的若干抗干擾方法，并對其進行了詳細的分析和討論。研究過程中，通過對最佳化準則和空域自適應濾波的理解，首先對不同天線陣列結構進行了性能仿真和比較分析，然后在對稱圓形天線陣列的基礎上對空域自適應算法進行了仿真分析，針對其自由度有限的問題接著對空時濾波方法做了詳細討論，在7元對稱圓形陣列的基礎上仿真說明了二者各自的優缺點。考慮到實際的干擾環境和本課題研究的初期階段，因此選用了適合本課題干擾環境的空域濾波方法，并對其自適應算法進行了適當的改進，使得其抗干擾性能獲得了一定程度的改善。最后，詳細說明了該接收機抗干擾模塊的FPGA實現原理。詳細給出了頂層及各子模塊的設計流程與RTL視圖，實驗結果驗證了該算法的有效性。

標簽： FPGA GPS 接收機天線陣列

上傳時間： 2013-06-03

上傳用戶：xfbs821
基于FPGA的32位RISC處理器設計與實現

隨著SOC技術、IP技術以及集成電路技術的發展，RISC軟核處理器的研究與開發設計開始受到了人們的重視。基于FPGA的RISC軟核處理器在各個行業開始得到了廣泛的應用，特別是在一些基于FPGA的嵌入式系統中有著越來越廣泛的應用前景。該論文在研究了大量國內外技術文獻的基礎上，總結了RISC處理器發展的現狀與水平。認真分析了RISC處理器的基本結構，包括總線結構，流水線處理的原理，以及流水線數據通路和流水線控制的原理；并詳細分析了該設計采用的指令集——MIPS指令集的內在結構。設計出了一個32位RISC軟核處理器，這個軟核處理器采用五級流水線結構，能完成加法、減法、邏輯與、邏輯或、左移右移等算術邏輯操作，以及它們的組合操作。通過軟件仿真和在Altera的FPGA開發板上進行驗證，證明了所設計的32位RISC處理器能準確的執行所選用的MIPS指令集，運行速度能達到30MHz，功能良好。通過對所設計對象特點及其可行性的研究，選用了Altera公司QuartusⅡ軟件作為設計與仿真驗證的環境。在設計方法上，該課題采用了自頂向下的設計方法。在設計過程中采用了邊設計邊驗證這種設計與驗證相結合的設計流程，大大提高了設計的可靠性。該課題在設計過程中還提出了兩個有效的設計思路：第一是在32位寄存器的設計中利用FPGA的內部RAM資源來設計，減少了傳輸延時，提高了運行速度，并大大減少了對FPGA內部資源的占用；第二是在系統架構上采用了柔性化的設計方法，使得設計可以根據實際的需求適當的增減相應的部件，以達到需求與性能的統一。這兩個方法都有效地解決了設計中出現的問題，提高了處理器的性能。

標簽： FPGA RISC 處理器

上傳時間： 2013-07-21

上傳用戶：caozhizhi