PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規範”:為R&D Layout時必須遵守的事項, 否則SMT,DIP,裁板時無法生產. (2) “錫偷LAYOUT RULE建議規範”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規範”:為製造單位為提高量產良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規範”: Connector零件在未來應用逐漸廣泛, 又是SMT生產時是偏移及置件不良的主因,故製造希望R&D及採購在購買異形零件時能顧慮製造的需求, 提高自動置件的比例.
上傳時間： 2013-11-03
上傳用戶：tzl1975
今天，電視機與視訊轉換盒應用中的大多數調諧器采用的都是傳統單變換MOPLL概念。這種調諧器既能處理模擬電視訊號也能處理數字電視訊號，或是同時處理這兩種電視訊號(即所謂的混合調諧器)。在設計這種調諧器時需考慮的關鍵因素包括低成本、低功耗、小尺寸以及對外部組件的選擇。本文將介紹如何用英飛凌的MOPLL調諧芯片TUA6039-2或其影像版TUA6037實現超低成本調諧器參考設計。這種單芯片ULC調諧器整合了射頻和中頻電路，可工作在5V或3.3V，功耗可降低34%。設計采用一塊單層PCB，進一步降低了系統成本，同時能處理DVB-T/PAL/SECAM、ISDB-T/NTSC和ATSC/NTSC等混合訊號，可支持幾乎全球所有地區標準。圖1為采用TUA6039-2/TUA6037設計單變換調諧器架構圖。該調諧器實際上不僅是一個射頻調諧器，也是一個half NIM，因為它包括了中頻模塊。射頻輸入訊號透過一個簡單的高通濾波器加上中頻與民間頻段(CB)陷波器的組合電路進行分離。該設計沒有采用PIN二極管進行頻段切換，而是采用一個非常簡單的三工電路進行頻段切換。天線阻抗透過高感抗耦合電路變換至已調諧的輸入電路。然后透過英飛凌的高增益半偏置MOSFET BF5030W對預選訊號進行放大。BG5120K雙MOSFET可以用于兩個VHF頻段。在接下來的調諧后帶通濾波器電路中，則進行信道選擇和鄰道與影像頻率等多余訊號的抑制。前級追蹤陷波器和帶通濾波器的容性影像頻率補償電路就是專門用來抑制影像頻率。
上傳時間： 2013-11-21
上傳用戶：時代將軍
布線需要考慮的問題很多，但是最基本的的還是要做到周密，謹慎。寄生元件危害最大的情況印刷電路板布線產生的主要寄生元件包括：寄生電阻、寄生電容和寄生電感。例如：PCB 的寄生電阻由元件之間的走線形成；電路板上的走線、焊盤和平行走線會產生寄生電容；寄生電感的產生途徑包括環路電感、互感和過孔。當將電路原理圖轉化為實際的PCB 時，所有這些寄生元件都可能對電路的有效性產生干擾。本文將對最棘手的電路板寄生元件類型— 寄生電容進行量化，并提供一個可清楚看到寄生電容對電路性能影響的示例。
上傳時間： 2013-10-13
上傳用戶：563686540
磁芯電感器的諧波失真分析 摘 要：簡述了改進鐵氧體軟磁材料比損耗系數和磁滯常數ηB，從而降低總諧波失真THD的歷史過程，分析了諸多因數對諧波測量的影響，提出了磁心性能的調控方向。 關鍵詞：比損耗系數， 磁滯常數ηB ，直流偏置特性DC-Bias，總諧波失真THD Analysis on THD of the fer rite co res u se d i n i nductancShi Yan Nanjing Finemag Technology Co. Ltd., Nanjing 210033 Abstract: Histrory of decreasing THD by improving the ratio loss coefficient and hysteresis constant of soft magnetic ferrite is briefly narrated. The effect of many factors which affect the harmonic wave testing is analysed. The way of improving the performance of ferrite cores is put forward. Key words: ratio loss coefficient，hysteresis constant，DC-Bias，THD 近年來，變壓器生產廠家和軟磁鐵氧體生產廠家，在電感器和變壓器產品的總諧波失真指標控制上，進行了深入的探討和廣泛的合作，逐步弄清了一些似是而非的問題。從工藝技術上采取了不少有效措施，促進了質量問題的迅速解決。本文將就此熱門話題作一些粗淺探討。 一、 歷史回顧 總諧波失真（Total harmonic distortion） ，簡稱THD，并不是什么新的概念，早在幾十年前的載波通信技術中就已有嚴格要求<1>。1978年郵電部公布的標準YD/Z17－78“載波用鐵氧體罐形磁心”中，規定了高μQ材料制作的無中心柱配對罐形磁心詳細的測試電路和方法。如圖一電路所示，利用LC組成的150KHz低通濾波器在高電平輸入的情況下測量磁心產生的非線性失真。這種相對比較的實用方法，專用于無中心柱配對罐形磁心的諧波衰耗測試。 這種磁心主要用于載波電報、電話設備的遙測振蕩器和線路放大器系統，其非線性失真有很嚴格的要求。 圖中 ZD —— QF867 型阻容式載頻振蕩器，輸出阻抗 150Ω， Ld47 —— 47KHz 低通濾波器，阻抗 150Ω，阻帶衰耗大于61dB， Lg88 ——并聯高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB Ld88 ——并聯高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB FD —— 30～50KHz 放大器， 阻抗 150Ω， 增益不小于 43 dB，三次諧波衰耗b3(0)≥91 dB, DP —— Qp373 選頻電平表，輸入高阻抗， L ——被測無心罐形磁心及線圈， C ——聚苯乙烯薄膜電容器CMO-100V-707APF±0.5%,二只。 測量時，所配用線圈應用絲包銅電磁線SQJ9×0.12(JB661-75)在直徑為16.1mm的線架上繞制 120 匝， （線架為一格） ， 其空心電感值為 318μH（誤差1％） 被測磁心配對安裝好后，先調節振蕩器頻率為 36.6～40KHz， 使輸出電平值為+17.4 dB， 即選頻表在 22′端子測得的主波電平 （P2）為+17.4 dB，然后在33′端子處測得輸出的三次諧波電平（P3）， 則三次諧波衰耗值為：b3(+2)= P2+S+ P3 式中：S 為放大器增益dB 從以往的資料引證， 就可以發現諧波失真的測量是一項很精細的工作，其中測量系統的高、低通濾波器，信號源和放大器本身的三次諧波衰耗控制很嚴，阻抗必須匹配，薄膜電容器的非線性也有相應要求。濾波器的電感全由不帶任何磁介質的大空心線圈繞成，以保證本身的“潔凈” ，不至于造成對磁心分選的誤判。 為了滿足多路通信整機的小型化和穩定性要求， 必須生產低損耗高穩定磁心。上世紀 70 年代初，1409 所和四機部、郵電部各廠，從工藝上改變了推板空氣窯燒結，出窯后經真空罐冷卻的落后方式，改用真空爐，并控制燒結、冷卻氣氛。技術上采用共沉淀法攻關試制出了μQ乘積 60 萬和 100 萬的低損耗高穩定材料，在此基礎上，還實現了高μ7000～10000材料的突破，從而大大縮短了與國外企業的技術差異。當時正處于通信技術由FDM（頻率劃分調制）向PCM（脈沖編碼調制） 轉換時期， 日本人明石雅夫發表了μQ乘積125 萬為 0.8×10 ，100KHz）的超優鐵氧體材料<3>，其磁滯系數降為優鐵
上傳時間： 2013-12-15
上傳用戶：天空說我在
PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-11-17
上傳用戶：cjf0304
電路板布局………………………………………42.1 電源和地…………………………………………………………………….42.1.1 感抗……………………………………………………………………42.1.2 兩層板和四層板………………………………………………………42.1.3 單層板和二層板設計中的微處理器地……………………………….42.1.4 信號返回地……………………………………………………………52.1.5 模擬數字和高壓…………………………………………………….52.1.6 模擬電源引腳和模擬參考電壓……………………………………….52.1.7 四層板中電源平面因該怎么做和不應該怎么做…………………….52.2 兩層板中的電源分配……………………………………………………….62.2.1 單點和多點分配……………………………………………………….62.2.2 星型分配………………………………………………………………62.2.3 格柵化地……………………………………………………………….72.2.4 旁路和鐵氧體磁珠……………………………………………………92.2.5 使噪聲靠近磁珠……………………………………………………..102.3 電路板分區………………………………112.4 信號線……………………………………………………………………...122.4.1 容性和感性串擾……………………………………………………...122.4.2 天線因素和長度規則………………………………………………...122.4.3 串聯終端傳輸線…………………………………………………..132.4.4 輸入阻抗匹配………………………………………………………...132.5 電纜和接插件……………………………………………………………...132.5.1 差模和共模噪聲……………………………………………………...142.5.2 串擾模型……………………………………………………………..142.5.3 返回線路數目……………………………………..142.5.4 對板外信號I/O的建議………………………………………………142.5.5 隔離噪聲和靜電放電ESD ……………………………………….142.6 其他布局問題……………………………………………………………...142.6.1 汽車和用戶應用帶鍵盤和顯示器的前端面板印刷電路板………...152.6.2 易感性布局…………………………………………………………...15
上傳時間： 2013-10-19
上傳用戶：HGH77P99
減小電磁干擾的印刷電路板設計原則 內 容 摘要……1 1 背景…1 1.1 射頻源.1 1.2 表面貼裝芯片和通孔元器件.1 1.3 靜態引腳活動引腳和輸入.1 1.4 基本回路……..2 1.4.1 回路和偶極子的對稱性3 1.5 差模和共模…..3 2 電路板布局…4 2.1 電源和地…….4 2.1.1 感抗……4 2.1.2 兩層板和四層板4 2.1.3 單層板和二層板設計中的微處理器地.4 2.1.4 信號返回地……5 2.1.5 模擬數字和高壓…….5 2.1.6 模擬電源引腳和模擬參考電壓.5 2.1.7 四層板中電源平面因該怎么做和不應該怎么做…….5 2.2 兩層板中的電源分配.6 2.2.1 單點和多點分配.6 2.2.2 星型分配6 2.2.3 格柵化地.7 2.2.4 旁路和鐵氧體磁珠……9 2.2.5 使噪聲靠近磁珠……..10 2.3 電路板分區…11 2.4 信號線……...12 2.4.1 容性和感性串擾……...12 2.4.2 天線因素和長度規則...12 2.4.3 串聯終端傳輸線…..13 2.4.4 輸入阻抗匹配...13 2.5 電纜和接插件……...13 2.5.1 差模和共模噪聲……...14 2.5.2 串擾模型……..14 2.5.3 返回線路數目..14 2.5.4 對板外信號I/O的建議14 2.5.5 隔離噪聲和靜電放電ESD .14 2.6 其他布局問題……...14 2.6.1 汽車和用戶應用帶鍵盤和顯示器的前端面板印刷電路板...15 2.6.2 易感性布局…...15 3 屏蔽..16 3.1 工作原理…...16 3.2 屏蔽接地…...16 3.3 電纜和屏蔽旁路………………..16 4 總結…………………………………………17 5 參考文獻………………………17
上傳時間： 2013-10-22
上傳用戶：a6697238
共模干擾和差模干擾是電子、 電氣產品上重要的干擾之一，它們 可以對周圍產品的穩定性產生嚴重 的影響。在對某些電子、電氣產品 進行電磁兼容性設計和測試的過程 中，由于對各種電磁干擾采取的抑 制措施不當而造成產品在進行電磁 兼容檢測時部分測試項目超標或通 不過EMC 測試，從而造成了大量人 力、財力的浪費。為了掌握電磁干 擾抑制技術的一些特點，正確理解 一些概念是十分必要的。共模干擾 和差模干擾的概念就是這樣一種重 要概念。正確理解和區分共模和差 模干擾對于電子、電氣產品在設計 過程中采取相應的抗干擾技術十分 重要，也有利于提高產品的電磁兼 容性。
上傳時間： 2013-11-05
上傳用戶：410805624
半導體的產品很多，應用的場合非常廣泛，圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導體元件真正的的核心，是包覆在膠體或陶瓷內一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內部的晶片，圖三是以顯微鏡將內部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當引發過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發光二極體，其內部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經由銲線連接正極的腳。當LED通過正向電流時，晶片會發光而使LED發亮，如圖六所示。 半導體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節中將簡介這兩段的製造程序。
上傳時間： 2013-11-04
上傳用戶：372825274
關于PLC控制雙水箱液位的！
上傳時間： 2013-10-08
上傳用戶：1583060504
