亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

FPGA設(shè)計(jì)分頻器的多個(gè)源代碼實(shí)例

fredivn.vhd 偶數(shù)分頻\r\nfredivn1.vhd 奇數(shù)分頻\r\nfrediv16.vhd 16分頻\r\nPULSE.vhd 數(shù)控分頻器

標(biāo)簽： FPGA 分頻器 源代碼

上傳時(shí)間： 2013-08-15

上傳用戶：lizhen9880

verilog編寫基于fpga的鑒相器模塊

verilog編寫基于fpga的鑒相器模塊

標(biāo)簽： verilog fpga 編寫 模塊

上傳時(shí)間： 2013-08-19

上傳用戶：18752787361

控制三相步進(jìn)電機(jī)及光電編碼器的采集

控制三相步進(jìn)電機(jī)及光電編碼器的采集,當(dāng)電機(jī)停止時(shí),保證三相里面只有一相相通,防止停止時(shí)電流過大.

標(biāo)簽： 控制 三相 光電編碼器 步進(jìn)電機(jī)

上傳時(shí)間： 2013-08-20

上傳用戶：wdq1111

用VHDL語言寫的程序?qū)嵗?/a>

標(biāo)簽： VHDL 語言 上傳時(shí)間： 2013-08-20

基于CPLD的擾碼與解擾碼器的設(shè)計(jì)

基于CPLD的擾碼與解擾碼器的設(shè)計(jì)，擾碼用M序列實(shí)現(xiàn)，m序列級(jí)數(shù)和頻率可選

標(biāo)簽： CPLD 碼器

上傳時(shí)間： 2013-08-21

上傳用戶：jiahao131

用fpga實(shí)現(xiàn)的DA轉(zhuǎn)換器

用fpga實(shí)現(xiàn)的DA轉(zhuǎn)換器，有說明和源碼，VDHL文件。\\r\\nA PLD Based Delta-Sigma DAC\\r\\nDelta-Sigma modulation is the simple, yet powerful,\\r\\ntechnique responsible for the extraordinary\\r\\nperformance and low cost of today s audio CD\\r\\nplayers. The simplest Delta-Sigm

標(biāo)簽： fpga DA轉(zhuǎn)換器

上傳時(shí)間： 2013-08-22

上傳用戶：dudu1210004

實(shí)現(xiàn)一個(gè)用于CDMA2000系統(tǒng)的短幀交織器,計(jì)算比較了12*16,13*15,14*14三種交織形式的性能

實(shí)現(xiàn)一個(gè)用于CDMA2000系統(tǒng)的短幀交織器,計(jì)算比較了12*16,13*15,14*14三種交織形式的性能!

標(biāo)簽： CDMA 2000 14 12

上傳時(shí)間： 2013-08-22

上傳用戶：zchpr@163.com

基于FPGA的SD轉(zhuǎn)換器的設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的SD轉(zhuǎn)換器的設(shè)計(jì)與實(shí)現(xiàn)，已經(jīng)在實(shí)際項(xiàng)目中測(cè)試過，完全OK！

標(biāo)簽： FPGA SD轉(zhuǎn)換器

上傳時(shí)間： 2013-08-23

上傳用戶：box2000

基于VHDL語言 智力搶答器的設(shè)計(jì) 本人的課程設(shè)計(jì)

基于VHDL語言 智力搶答器的設(shè)計(jì) 本人的課程設(shè)計(jì)

標(biāo)簽： VHDL 語言 搶答器

上傳時(shí)間： 2013-08-27

上傳用戶：CHINA526

基于cpld的hdb3編碼器

基于cpld的hdb3編碼器\r\n

標(biāo)簽： cpld hdb3 編碼器

上傳時(shí)間： 2013-08-29

上傳用戶：gxmm