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差分串行

PCB布線(xiàn)的直角走線(xiàn)、差分走線(xiàn)和蛇形線(xiàn)基礎(chǔ)理論

PCB布線(xiàn)的直角走線(xiàn)、差分走線(xiàn)和蛇形線(xiàn)基礎(chǔ)理論

標(biāo)簽： PCB 布線(xiàn) 差分走線(xiàn) 走線(xiàn)

上傳時(shí)間： 2013-10-08

上傳用戶(hù)：旭521
基于FPGA的34位串行編碼信號(hào)設(shè)計(jì)與實(shí)現(xiàn)

為實(shí)現(xiàn)某專(zhuān)用接口裝置的接口功能檢測(cè)，文中詳細(xì)地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設(shè)計(jì)了該類(lèi)型編碼的接收、發(fā)送電路。重點(diǎn)分析了電路各模塊的設(shè)計(jì)思路。電路采用SOPC模塊作為中心控制器，設(shè)計(jì)簡(jiǎn)潔、可靠。試驗(yàn)表明：該設(shè)計(jì)系統(tǒng)運(yùn)行正常、穩(wěn)定。

標(biāo)簽： FPGA 串行編碼信號(hào)設(shè)計(jì)

上傳時(shí)間： 2013-10-09

上傳用戶(hù)：小寶愛(ài)考拉
差分線(xiàn)對(duì)的PCB設(shè)計(jì)要點(diǎn)

信號(hào)完整性是高速數(shù)字系統(tǒng)中要解決的一個(gè)首要問(wèn)題之一，如何在高速PCB 設(shè)計(jì)過(guò)程中充分考慮信號(hào)完整性因素,并采取有效的控制措施,已經(jīng)成為當(dāng)今系統(tǒng)設(shè)計(jì)能否成功的關(guān)鍵。在這方面，差分線(xiàn)對(duì)具有很多優(yōu)勢(shì)，比如更高的比特率 ,更低的功耗 ,更好的噪聲性能和更穩(wěn)定的可靠性等。目前，差分線(xiàn)對(duì)在高速數(shù)字電路設(shè)計(jì)中的應(yīng)用越來(lái)越廣泛，電路中最關(guān)鍵的信號(hào)往往都要采用差分線(xiàn)對(duì)設(shè)計(jì)。介紹了差分線(xiàn)對(duì)在PCB 設(shè)計(jì)中的一些要點(diǎn)，并給出具體設(shè)計(jì)方案。

標(biāo)簽： PCB 差分線(xiàn)

上傳時(shí)間： 2013-10-26

上傳用戶(hù)：lps11188
差分信號(hào)PCB布局布線(xiàn)誤區(qū)

誤區(qū)一：認(rèn)為差分信號(hào)不需要地平面作為回流路徑，或者認(rèn)為差分走線(xiàn)彼此為對(duì)方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對(duì)高速信號(hào)傳輸?shù)臋C(jī)理認(rèn)識(shí)還不夠深入。雖然差分電路對(duì)于類(lèi)似地彈以及其它可能存在于電源和地平面上的噪音信號(hào)是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號(hào)返回路徑，其實(shí)在信號(hào)回流分析上，差分走線(xiàn)和普通的單端走線(xiàn)的機(jī)理是一致的，即高頻信號(hào)總是沿著電感最小的回路進(jìn)行回流，最大的區(qū)別在于差分線(xiàn)除了有對(duì)地的耦合之外，還存在相互之間的耦合，哪一種耦合強(qiáng)，那一種就成為主要的回流通路。

標(biāo)簽： PCB 差分信號(hào) 布局布線(xiàn)

上傳時(shí)間： 2013-10-25

上傳用戶(hù)：zhaiyanzhong
二線(xiàn)制串行EEPROM應(yīng)用

本文介紹了AT24C01系列二線(xiàn)制串行EEPROM的使用方法及串行EEPROM與單片機(jī)的軟件接口，簡(jiǎn)要說(shuō)明其在電機(jī)控制中保存控制參數(shù)的應(yīng)用

標(biāo)簽： EEPROM 二線(xiàn)制串行

上傳時(shí)間： 2013-11-21

上傳用戶(hù)：lps11188
基于FPGA實(shí)現(xiàn)的高速串行交換模塊實(shí)現(xiàn)方法研究

采用Xlinx公司的Virtex5系列FPGA設(shè)計(jì)了一個(gè)用于多種高速串行協(xié)議的數(shù)據(jù)交換模塊,并解決了該模塊實(shí)現(xiàn)中的關(guān)鍵問(wèn)題.該交換模塊實(shí)現(xiàn)4X模式RapidIO協(xié)議與4X模式PCI Express協(xié)議之間的數(shù)據(jù)交換,以及自定義光纖協(xié)議與4X模式PCI Express協(xié)議之間的數(shù)據(jù)交換,實(shí)現(xiàn)了單字讀寫(xiě)以及DMA操作,并提供高速穩(wěn)定的傳輸帶寬.

標(biāo)簽： FPGA 高速串行模塊實(shí)現(xiàn)方法

上傳時(shí)間： 2013-10-19

上傳用戶(hù)：angle
采用高速串行收發(fā)器Rocket I/O實(shí)現(xiàn)數(shù)據(jù)率為2.5 G

摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計(jì)成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計(jì)方案, 改進(jìn)了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿(mǎn)足市場(chǎng)需求, Xilinx 公司適時(shí)推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級(jí)的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時(shí)鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專(zhuān)有上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線(xiàn)性通路之間的點(diǎn)到點(diǎn)串行數(shù)據(jù)傳輸, 同時(shí)其可擴(kuò)展的帶寬, 為系統(tǒng)設(shè)計(jì)人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會(huì)導(dǎo)致系統(tǒng)資源的浪費(fèi)。本文提出的設(shè)計(jì)方案可以改進(jìn)Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。

標(biāo)簽： Rocket 2.5 高速串行收發(fā)器

上傳時(shí)間： 2013-10-13

上傳用戶(hù)：lml1234lml
基于FPGA的高速串行傳輸接口研究與實(shí)現(xiàn)

摘　要:介紹了FPGA最新一代器件Virtex25上的高速串行收發(fā)器RocketIO。基于ML505開(kāi)發(fā)平臺(tái)構(gòu)建了一個(gè)高速串行數(shù)據(jù)傳輸系統(tǒng),重點(diǎn)說(shuō)明了該系統(tǒng)采用RocketIO實(shí)現(xiàn)1. 25Gbp s高速串行傳輸?shù)脑O(shè)計(jì)方案。實(shí)現(xiàn)并驗(yàn)證了采用FPGA完成千兆串行傳輸?shù)墓δ苣繕?biāo),為后續(xù)采用FPGA實(shí)現(xiàn)各種高速協(xié)議奠定了良好的基礎(chǔ)。關(guān)鍵詞: FPGA;高速串行傳輸; RocketIO; GTP 在數(shù)字系統(tǒng)互連設(shè)計(jì)中,高速串行I/O技術(shù)取代傳統(tǒng)的并行I/O技術(shù)成為當(dāng)前發(fā)展的趨勢(shì)。與傳統(tǒng)并行I/O技術(shù)相比,串行方案提供了更大的帶寬、更遠(yuǎn)的距離、更低的成本和更高的擴(kuò)展能力,克服了并行I/O設(shè)計(jì)存在的缺陷。在實(shí)際設(shè)計(jì)應(yīng)用中,采用現(xiàn)場(chǎng)可編程門(mén)陣列( FPGA)實(shí)現(xiàn)高速串行接口是一種性?xún)r(jià)比較高的技術(shù)途徑。

標(biāo)簽： FPGA 高速串行傳輸接口

上傳時(shí)間： 2013-10-22

上傳用戶(hù)：semi1981
差分阻抗

當(dāng)你認(rèn)為你已經(jīng)掌握了PCB 走線(xiàn)的特征阻抗Z0，緊接著一份數(shù)據(jù)手冊(cè)告訴你去設(shè)計(jì)一個(gè)特定的差分阻抗。令事情變得更困難的是，它說(shuō)：“……因?yàn)閮筛呔€(xiàn)之間的耦合可以降低有效阻抗，使用50Ω的設(shè)計(jì)規(guī)則來(lái)得到一個(gè)大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計(jì)算它。單線(xiàn)：圖1(a)演示了一個(gè)典型的單根走線(xiàn)。其特征阻抗是Z0，其上流經(jīng)的電流為i。沿線(xiàn)任意一點(diǎn)的電壓為V=Z0*i（根據(jù)歐姆定律）。一般情況，線(xiàn)對(duì)：圖1(b)演示了一對(duì)走線(xiàn)。線(xiàn)1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線(xiàn)2具有類(lèi)似的定義。當(dāng)我們將線(xiàn)2 向線(xiàn)1 靠近時(shí)，線(xiàn)2 上的電流開(kāi)始以比例常數(shù)k 耦合到線(xiàn)1 上。類(lèi)似地，線(xiàn)1 的電流i1 開(kāi)始以同樣的比例常數(shù)耦合到線(xiàn)2 上。每根走線(xiàn)上任意一點(diǎn)的電壓，還是根據(jù)歐姆定律，

標(biāo)簽： 差分阻抗

上傳時(shí)間： 2013-11-10

上傳用戶(hù)：KSLYZ
AHCI串行ATA高級(jí)主控接口

AHCI串行ATA高級(jí)主控接口

標(biāo)簽： AHCI ATA 串行主控接口

上傳時(shí)間： 2013-11-05

上傳用戶(hù)：helmos