1、PVM＆XPVM并行環境的配置與測試。 2、mandelbrot程序的并行化實現，并計算時間及加速比
標簽： mandelbrot XPVM PVM 并行環境
上傳時間： 2016-05-05
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利用MPI來實現并行化，內容比較全面，理論性較強
上傳時間： 2016-06-21
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利用MPI實現并行化的jacobi算法，同時加入串行實現的算法用于對比 編譯：mpicc jacobi.c -o jacobi 運行：mpirun -n nodenum jacobi
上傳時間： 2013-12-18
上傳用戶：s363994250
這是我在ISP編程課上獨立編寫的一個采用模塊化+行為描述方式實現的可控脈沖發生器。程序有四個并行模塊：減數器&控制模塊（用于設置發生脈沖數量并記數，同時產生控制信號）、脈沖發生模塊（用于接受控制信號并產生脈沖輸出）、脈沖接收模塊（用于接收脈沖輸出并記錄脈沖個數）、顯示模塊（將接受模塊記錄到的脈沖總數顯示到數碼管上）。此程序是我從畫邏輯結構圖開始一步步獨立開發的，并沒有參考或仿照網絡上的其他脈沖發生器源碼，因此與網絡上任何其他可控脈沖發生器的源碼決無雷同。
上傳時間： 2017-01-20
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一個數值計算程序的OpenMP的并行化代碼，其中對循環部分的并行化可以做為參考
上傳時間： 2017-06-19
上傳用戶：aig85
高性能ADC產品的出現，給混合信號測試領域帶來前所未有的挑戰。并行ADC測試方案實現了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。 本文實現了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上，總結了常用ADC參數測試方法和測試流程。使用FPGA實現時域參數評估算法和頻域參數評估算法，并對2個ADC在不同樣本數條件下進行并行測試。 通過在FPGA內部實現ADC測試時域算法和頻域算法相結合的方法來搭建測試系統，完成音頻編解碼器WM8731L的控制模式接口、音頻數據接口、ADC測試時域算法和頻域算法的FPGA實現。整個測試系統使用Angilent 33220A任意信號發生器提供模擬激勵信號，共用一個FPGA內部實現的采樣時鐘控制模塊。并行測試系統將WM8731.L片內的兩個獨立ADC的串行輸出數據分流成左右兩通道，并對其進行串并轉換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現了ADC參數的評估算法。 在樣本數分別為128和4096的實驗條件下，對WM8731L片內2個被測.ADC并行地進行參數評估，被測參數包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數。實驗結果表明，通過在FPGA內配置2個獨立的參數計算模塊，可并行地實現對2個相同ADC的參數評估，減小單個ADC的平均測試時間。 FPGA片內實時評估算法的實現節省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統。 關鍵詞：ADC測試；并行；參數評估；FPGA；FFT
上傳時間： 2013-07-11
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高性能ADC產品的出現，給混合信號測試領域帶來前所未有的挑戰。并行ADC測試方案實現了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。本文實現了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上，總結了常用ADC參數測試方法和測試流程。使用FPGA實現時域參數評估算法和頻域參數評估算法，并對2個ADC在不同樣本數條件下進行并行測試。 本研究通過在FPGA內部實現ADC測試時域算法和頻域算法相結合的方法來搭建測試系統，完成了音頻編解碼器WM8731L的控制模式接口、音頻數據接口、ADC測試時域算法和頻域算法的FPGA實現。整個測試系統使用Angilent33220A任意信號發生器提供模擬激勵信號，共用一個FPGA內部實現的采樣時鐘控制模塊。并行測試系統將WM8731.L片內的兩個獨立ADC的串行輸出數據分流成左右兩通道，并對其進行串并轉換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現了ADC參數的評估算法。在樣本數分別為128和4096的實驗條件下，對WM8731L片內2個被測.ADC并行地進行參數評估，被測參數包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數。實驗結果表明，通過在FPGA內配置2個獨立的參數計算模塊，可并行地實現對2個相同ADC的參數評估，減小單個ADC的平均測試時間。FPGA片內實時評估算法的實現節省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統。
上傳時間： 2013-06-07
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在任務級并行平臺P2HP上，開發的一個demo應用程序，它將串行的ClustelW進行并行化。
上傳時間： 2014-01-20
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在任務級并行平臺P2HP上開發的demo應用，即并行蛋白質折疊程序；它是將串行PH算法在P2HP上并行化后而得到的結果。
上傳時間： 2014-01-16
上傳用戶：qoovoop
本程序完成任務并行等值面提取功能，采用VC開發平臺嵌入VTK可視化程序開發保制作。
上傳時間： 2016-11-04
上傳用戶：阿四AIR
