I/O并行口直接驅(qū)動(dòng)LED顯示1. 實(shí)驗(yàn)任務(wù) 如圖13所示，利用AT89S51單片機(jī)的P0端口的P0.0－P0.7連接到一個(gè)共陰數(shù)碼管的a－h(huán)的筆段上，數(shù)碼管的公共端接地。在數(shù)碼
標(biāo)簽： LED 并行口 直接驅(qū)動(dòng) 電路圖
上傳時(shí)間： 2013-06-15
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ADS7824是美國BB公司生產(chǎn)的12位開關(guān)電容式逐次逼近型模/數(shù)轉(zhuǎn)換芯片.它具有與CPU的并行/串行接口,功耗低,片上資源豐富,接口靈活等特點(diǎn).文中詳細(xì)介紹了ADS7824的工作原理、引腳定義、工作
上傳時(shí)間： 2013-07-08
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本文從AES的算法原理和基于ARM核嵌入式系統(tǒng)的開發(fā)著手，研究了AES算法的設(shè)計(jì)原則、數(shù)學(xué)知識、整體結(jié)構(gòu)、算法描述以及AES存住的優(yōu)點(diǎn)利局限性。 針對ARM核的體系結(jié)構(gòu)及特點(diǎn)，對AES算法進(jìn)行了優(yōu)化設(shè)計(jì)，提出了從AES算法本身和其結(jié)構(gòu)兩個(gè)方面進(jìn)行優(yōu)化的方法，在算法本身優(yōu)化方面是把加密模塊中的字節(jié)替換運(yùn)算、列混合運(yùn)算和解密模塊中的逆列混合運(yùn)算中原來的復(fù)雜的運(yùn)算分別轉(zhuǎn)換為簡單的循環(huán)移位、乘和異或運(yùn)算。在算法結(jié)構(gòu)優(yōu)化方面是在輸入輸山接口上采用了4個(gè)32位的寄存器對128bits數(shù)據(jù)進(jìn)行了并行輸入并行輸出的優(yōu)化設(shè)計(jì)；在密鑰擴(kuò)展上的優(yōu)化設(shè)計(jì)是采用內(nèi)部擴(kuò)展，即在進(jìn)行每一輪的運(yùn)算過程的同時(shí)算出下一輪的密鑰，并把下一輪的密鑰暫存在SRAM里，使得密鑰擴(kuò)展與加/解密運(yùn)算并行執(zhí)行；加密和解密優(yōu)化設(shè)計(jì)是將輪函數(shù)查表操作中的四個(gè)操作表查詢工作合并成一個(gè)操作表查詢工作，同時(shí)為了使加密代碼在解密代碼中可重用，節(jié)省硬件資源，在解密過程中采用了與加密相一致的過程順序。 根據(jù)上述的優(yōu)化設(shè)計(jì)，基于ARM核嵌入式系統(tǒng)的ADS開發(fā)環(huán)境，提出了AES實(shí)現(xiàn)的軟硬件方案、AES加密模塊和解密模塊的實(shí)現(xiàn)方案以及測試方案，總結(jié)了基于ARM下的高效編程技巧及混合接口規(guī)則，在集成開發(fā)環(huán)境下對算法進(jìn)行了實(shí)現(xiàn)，分別得出了初始密鑰為128bits、192bits和256bits下的加密與解密的結(jié)果，并得劍了正確驗(yàn)證。在性能測試的過程中應(yīng)用編譯器的優(yōu)化選項(xiàng)和其它優(yōu)化技巧優(yōu)化了算法，使算法具有較高的加密速度。
標(biāo)簽： ARM AES 嵌入式系統(tǒng) 算法優(yōu)化
上傳時(shí)間： 2013-04-24
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本課題深入分析了GPS軟件接收機(jī)基于FFT并行捕獲算法并詳細(xì)闡述了其FPGA的實(shí)現(xiàn)。相比于其它的捕獲方案，該方案更好地滿足了信號處理實(shí)時(shí)性的要求。 論文的主體部分首先簡單分析了擴(kuò)頻通信系統(tǒng)的基本原理，介紹了GPS系統(tǒng)的組成，詳細(xì)闡述了GPS信號的特點(diǎn)，并根據(jù)GPS信號的組成特點(diǎn)介紹了接收機(jī)的體系結(jié)構(gòu)。其次，通過對GPS接收機(jī)信號捕獲方案的深入研究，確定了捕獲速度快且實(shí)現(xiàn)復(fù)雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點(diǎn)改進(jìn)的措施，根據(jù)前面的分析，提出了系統(tǒng)的實(shí)現(xiàn)方案，利用MATLAB對該系統(tǒng)進(jìn)行仿真，仿真的結(jié)果充分的驗(yàn)證了方案的可行性。接著，對于捕獲環(huán)節(jié)中的核心部分—FFT處理器，設(shè)計(jì)中沒有采用ALTERA提供的IP核，獨(dú)立設(shè)計(jì)實(shí)現(xiàn)了基于FPGA的FFT處理器，并通過對一組數(shù)據(jù)在MATLAB中運(yùn)算得到結(jié)果和FPGA輸出結(jié)果相對比，可以驗(yàn)證該FFT處理器的正確性。再次重點(diǎn)分析了GPS接收機(jī)并行捕獲部分的FPGA具體實(shí)現(xiàn)，通過捕獲的FPGA時(shí)序仿真波形，證明了該系統(tǒng)已經(jīng)能成功地捕獲到GPS信號。最后，對全文整個(gè)研究工作進(jìn)行總結(jié)，并指出以后繼續(xù)研究的方向。 本課題雖然是對于GPS接收機(jī)的研究，但其原理與GALILEO、北斗等導(dǎo)航系統(tǒng)的接收機(jī)相近，因此該課題的研究對我國衛(wèi)星導(dǎo)航事業(yè)的發(fā)展起到了積極的推動(dòng)作用。
上傳時(shí)間： 2013-05-29
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可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯(cuò)能力，如使用差錯(cuò)控制編碼。自仙農(nóng)定理提出以來，先后有許多糾錯(cuò)編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯(cuò)性能成為通信界的一個(gè)里程碑。 然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時(shí)大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實(shí)現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲(chǔ)器的并行子交織器解決方法，很好地解決了并行訪問存儲(chǔ)器沖突的問題。 本論文在現(xiàn)場可編程門陣列(FPGA)平臺(tái)上實(shí)現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實(shí)現(xiàn)的并行Turbo編譯碼器在時(shí)鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時(shí)，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時(shí)延小于124us。本文還使用EP2C35FPGA芯片設(shè)計(jì)了系統(tǒng)開發(fā)板。該開發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測試結(jié)果表明，本文所實(shí)現(xiàn)的并行Turbo編譯碼器及其開發(fā)板運(yùn)行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實(shí)現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計(jì)與實(shí)現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計(jì)，還提出了一種基于多端口存儲(chǔ)器的并行子交織器和解交織器設(shè)計(jì)。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開發(fā)板設(shè)計(jì)與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
上傳時(shí)間： 2013-04-24
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遺傳算法是基于自然選擇的一種魯棒性很強(qiáng)的解決問題方法。遺傳算法已經(jīng)成功地應(yīng)用于許多難優(yōu)化問題，現(xiàn)已成為尋求滿意解的最佳工具之一。然而，較慢的運(yùn)行速度也制約了其在一些實(shí)時(shí)性要求較高場合的應(yīng)用。利用硬件實(shí)現(xiàn)遺傳算法能夠充分發(fā)揮硬件的并行性和流水線的特點(diǎn)，從而在很大程度上提高算法的運(yùn)行速度。 本文對遺傳算法進(jìn)行了理論介紹和分析，結(jié)合硬件自身的特點(diǎn)，選用了適合硬件化的遺傳算子，設(shè)計(jì)了標(biāo)準(zhǔn)遺傳算法硬件框架；為了進(jìn)一步利用硬件自身的并行特性，同時(shí)提高算法的綜合性能，本文還對現(xiàn)有的一些遺傳算法的并行模型進(jìn)行了研究，討論了其各自的優(yōu)缺點(diǎn)及研究現(xiàn)狀，并在此基礎(chǔ)上提出一種適合硬件實(shí)現(xiàn)的粗粒度并行遺傳算法。 我們構(gòu)建的基于FPGA構(gòu)架的標(biāo)準(zhǔn)遺傳算法硬件框架，包括初始化群體、適應(yīng)度計(jì)算、選擇、交叉、變異、群體存儲(chǔ)和控制等功能模塊。文中詳細(xì)分析了各模塊的功能和端口連接，并利用硬件描述語言編寫源代碼實(shí)現(xiàn)各模塊功能。經(jīng)過功能仿真、綜合、布局布線、時(shí)序仿真和下載等一系列步驟，實(shí)現(xiàn)在Altera的Cyclone系列FPGA上。并且用它嘗試解決一些函數(shù)的優(yōu)化問題，給出了實(shí)驗(yàn)結(jié)果。這些硬件模塊可以被進(jìn)一步綜合映射到ASIC或做成IP核方便其他研究者調(diào)用。 最后，本文對硬件遺傳算法及其在函數(shù)優(yōu)化中的一些尚待解決的問題進(jìn)行了討論，并對本課題未來的研究進(jìn)行了展望。
標(biāo)簽： FPGA 算法 硬件 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-07-22
上傳用戶：誰偷了我的麥兜
在微機(jī)上模擬I2C總線的設(shè)計(jì)，用并行口的D0（PIN2）模擬SCL信號，用D1（PIN3）模擬SDA信號。
上傳時(shí)間： 2013-07-14
上傳用戶：xuanchangri
遺傳算法是一種基于自然選擇原理的優(yōu)化算法，在很多領(lǐng)域有著廣泛的應(yīng)用。但是，遺傳算法使用計(jì)算機(jī)軟件實(shí)現(xiàn)時(shí)，會(huì)隨著問題復(fù)雜度和求解精度要求的提高，產(chǎn)生很大的計(jì)算延時(shí)，這種計(jì)算的延時(shí)限制了遺傳算法在很多實(shí)時(shí)性要求較高場合的應(yīng)用。為了提升運(yùn)行速度，可以使用FPGA作為硬件平臺(tái)，設(shè)計(jì)數(shù)字系統(tǒng)完成遺傳算法。和軟件實(shí)現(xiàn)相比，硬件實(shí)現(xiàn)盡管在實(shí)時(shí)性和并行性方面具有很大優(yōu)勢，但同時(shí)會(huì)導(dǎo)致系統(tǒng)的靈活性不足、通用性不強(qiáng)。本文針對上述矛盾，使用基于功能的模塊化思想，將基于FPGA的遺傳算法硬件平臺(tái)劃分成兩類模塊：系統(tǒng)功能模塊和算子功能模塊。針對不同問題，可以在保持系統(tǒng)功能模塊不變的前提下，選擇不同的遺傳算子功能模塊完成所需要的優(yōu)化運(yùn)算。本文基于Xilinx公司的Virtex5系列FPGA平臺(tái)，使用VerilogHDL語言實(shí)現(xiàn)了偽隨機(jī)數(shù)發(fā)生模塊、隨機(jī)數(shù)接口模塊、存儲(chǔ)器接口/控制模塊和系統(tǒng)控制模塊等系統(tǒng)功能模塊，以及基本位交叉算子模塊、PMX交叉算子模塊、基本位變異算子模塊、交換變異算子模塊和逆轉(zhuǎn)變異算子模塊等遺傳算法功能模塊，構(gòu)建了系統(tǒng)功能構(gòu)架和遺傳算子庫。該設(shè)計(jì)方法不僅使遺傳算法平臺(tái)在解決問題時(shí)具有更高的靈活性和通用性，而且維持了系統(tǒng)架構(gòu)的穩(wěn)定。本文設(shè)計(jì)了多峰值、不連續(xù)、不可導(dǎo)函數(shù)的極值問題和16座城市的旅行商問題 (TSP)對遺傳算法硬件平臺(tái)進(jìn)行了測試。根據(jù)測試結(jié)果，該硬件平臺(tái)表現(xiàn)良好，所求取的最優(yōu)解誤差均在1％以內(nèi)。相對于軟件實(shí)現(xiàn)，該系統(tǒng)在求解一些復(fù)雜問題時(shí)，速度可以提高2個(gè)數(shù)量級。最后，本文使用FPGA實(shí)現(xiàn)了粗粒度并行遺傳算法模型，并用于 TSP問題的求解。將硬件平臺(tái)的運(yùn)行速度在上述基礎(chǔ)上提高了近1倍，取得了顯著的效果。關(guān)鍵詞：遺傳算法，硬件實(shí)現(xiàn)，并行設(shè)計(jì)，F(xiàn)PGA，TSP
標(biāo)簽： FPGA 算法 硬件實(shí)現(xiàn)
上傳時(shí)間： 2013-06-15
上傳用戶：hakim
高性能ADC產(chǎn)品的出現(xiàn)，給混合信號測試領(lǐng)域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實(shí)現(xiàn)了多個(gè)ADC測試過程的并行化和實(shí)時(shí)化，減少了單個(gè)ADC的平均測試時(shí)間，從而降低ADC測試成本。本文實(shí)現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關(guān)文獻(xiàn)的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測試方法和測試流程。使用FPGA實(shí)現(xiàn)時(shí)域參數(shù)評估算法和頻域參數(shù)評估算法，并對2個(gè)ADC在不同樣本數(shù)條件下進(jìn)行并行測試。 本研究通過在FPGA內(nèi)部實(shí)現(xiàn)ADC測試時(shí)域算法和頻域算法相結(jié)合的方法來搭建測試系統(tǒng)，完成了音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時(shí)域算法和頻域算法的FPGA實(shí)現(xiàn)。整個(gè)測試系統(tǒng)使用Angilent33220A任意信號發(fā)生器提供模擬激勵(lì)信號，共用一個(gè)FPGA內(nèi)部實(shí)現(xiàn)的采樣時(shí)鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內(nèi)的兩個(gè)獨(dú)立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進(jìn)行串并轉(zhuǎn)換。然后對左右兩個(gè)通道分別配置一個(gè)FFT算法模塊和時(shí)域算法模塊，并行地實(shí)現(xiàn)了ADC參數(shù)的評估算法。在樣本數(shù)分別為128和4096的實(shí)驗(yàn)條件下，對WM8731L片內(nèi)2個(gè)被測.ADC并行地進(jìn)行參數(shù)評估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個(gè)常用參數(shù)。實(shí)驗(yàn)結(jié)果表明，通過在FPGA內(nèi)配置2個(gè)獨(dú)立的參數(shù)計(jì)算模塊，可并行地實(shí)現(xiàn)對2個(gè)相同ADC的參數(shù)評估，減小單個(gè)ADC的平均測試時(shí)間。FPGA片內(nèi)實(shí)時(shí)評估算法的實(shí)現(xiàn)節(jié)省了測試樣本傳輸至自動(dòng)測試機(jī)PC端的時(shí)間。而且只需將HDL代碼多次復(fù)制，就可實(shí)現(xiàn)多個(gè)被測ADC在同一時(shí)刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實(shí)現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進(jìn)一步提高。該方法可用于自動(dòng)測試機(jī)的混合信號選項(xiàng)卡或測試子系統(tǒng)。
上傳時(shí)間： 2013-06-07
上傳用戶：gps6888
·摘 要:本文介紹基于計(jì)算機(jī)并行端口的微型步進(jìn)電機(jī)控制系統(tǒng)。針對雙極型兩相步進(jìn)電機(jī)，設(shè)計(jì)了由集成音頻功率放大器TDA1521組成的步進(jìn)電機(jī)平衡橋式功率驅(qū)動(dòng)電路；由計(jì)算機(jī)并行端口的數(shù)據(jù)端口組成步進(jìn)電機(jī)的脈沖分配器，由軟件實(shí)現(xiàn)步進(jìn)電機(jī)的脈沖分配、電機(jī)的速度控制和斷電相位記憶功能，通過對數(shù)據(jù)端口的擴(kuò)展實(shí)現(xiàn)對6個(gè)步進(jìn)電機(jī)的控制。
標(biāo)簽： 并行口 步進(jìn)電機(jī) 控制系統(tǒng)
上傳時(shí)間： 2013-07-15
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