本課題深入分析了GPS軟件接收機基于FFT并行捕獲算法并詳細闡述了其FPGA的實現(xiàn)。相比于其它的捕獲方案，該方案更好地滿足了信號處理實時性的要求。 論文的主體部分首先簡單分析了擴頻通信系統(tǒng)的基本原理，介紹了GPS系統(tǒng)的組成，詳細闡述了GPS信號的特點，并根據(jù)GPS信號的組成特點介紹了接收機的體系結(jié)構(gòu)。其次，通過對GPS接收機信號捕獲方案的深入研究，確定了捕獲速度快且實現(xiàn)復雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點改進的措施，根據(jù)前面的分析，提出了系統(tǒng)的實現(xiàn)方案，利用MATLAB對該系統(tǒng)進行仿真，仿真的結(jié)果充分的驗證了方案的可行性。接著，對于捕獲環(huán)節(jié)中的核心部分—FFT處理器，設計中沒有采用ALTERA提供的IP核，獨立設計實現(xiàn)了基于FPGA的FFT處理器，并通過對一組數(shù)據(jù)在MATLAB中運算得到結(jié)果和FPGA輸出結(jié)果相對比，可以驗證該FFT處理器的正確性。再次重點分析了GPS接收機并行捕獲部分的FPGA具體實現(xiàn)，通過捕獲的FPGA時序仿真波形，證明了該系統(tǒng)已經(jīng)能成功地捕獲到GPS信號。最后，對全文整個研究工作進行總結(jié)，并指出以后繼續(xù)研究的方向。 本課題雖然是對于GPS接收機的研究，但其原理與GALILEO、北斗等導航系統(tǒng)的接收機相近，因此該課題的研究對我國衛(wèi)星導航事業(yè)的發(fā)展起到了積極的推動作用。
標簽： FFT GPS 信號 并行
上傳時間： 2013-05-29
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可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯能力，如使用差錯控制編碼。自仙農(nóng)定理提出以來，先后有許多糾錯編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯性能成為通信界的一個里程碑。 然而，Turbo碼迭代譯碼復雜度大，導致其譯碼延時大，故而在工程中的應用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。 本論文在現(xiàn)場可編程門陣列(FPGA)平臺上實現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現(xiàn)的并行Turbo編譯碼器在時鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設計了系統(tǒng)開發(fā)板。該開發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測試結(jié)果表明，本文所實現(xiàn)的并行Turbo編譯碼器及其開發(fā)板運行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實現(xiàn)相關技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設計與實現(xiàn)，分別介紹了編碼器和譯碼器的RTL設計，還提出了一種基于多端口存儲器的并行子交織器和解交織器設計。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開發(fā)板設計與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
標簽： Turbo FPGA 并行 編譯碼器
上傳時間： 2013-04-24
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在微機上模擬I2C總線的設計，用并行口的D0（PIN2）模擬SCL信號，用D1（PIN3）模擬SDA信號。
標簽： I2C 并行口 模擬 總線
上傳時間： 2013-07-14
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高性能ADC產(chǎn)品的出現(xiàn)，給混合信號測試領域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實現(xiàn)了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。本文實現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上，總結(jié)了常用ADC參數(shù)測試方法和測試流程。使用FPGA實現(xiàn)時域參數(shù)評估算法和頻域參數(shù)評估算法，并對2個ADC在不同樣本數(shù)條件下進行并行測試。 本研究通過在FPGA內(nèi)部實現(xiàn)ADC測試時域算法和頻域算法相結(jié)合的方法來搭建測試系統(tǒng)，完成了音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時域算法和頻域算法的FPGA實現(xiàn)。整個測試系統(tǒng)使用Angilent33220A任意信號發(fā)生器提供模擬激勵信號，共用一個FPGA內(nèi)部實現(xiàn)的采樣時鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內(nèi)的兩個獨立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進行串并轉(zhuǎn)換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現(xiàn)了ADC參數(shù)的評估算法。在樣本數(shù)分別為128和4096的實驗條件下，對WM8731L片內(nèi)2個被測.ADC并行地進行參數(shù)評估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數(shù)。實驗結(jié)果表明，通過在FPGA內(nèi)配置2個獨立的參數(shù)計算模塊，可并行地實現(xiàn)對2個相同ADC的參數(shù)評估，減小單個ADC的平均測試時間。FPGA片內(nèi)實時評估算法的實現(xiàn)節(jié)省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現(xiàn)多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統(tǒng)。
標簽： FPGA ADC 并行測試 方法研究
上傳時間： 2013-06-07
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·摘 要:本文介紹基于計算機并行端口的微型步進電機控制系統(tǒng)。針對雙極型兩相步進電機，設計了由集成音頻功率放大器TDA1521組成的步進電機平衡橋式功率驅(qū)動電路；由計算機并行端口的數(shù)據(jù)端口組成步進電機的脈沖分配器，由軟件實現(xiàn)步進電機的脈沖分配、電機的速度控制和斷電相位記憶功能，通過對數(shù)據(jù)端口的擴展實現(xiàn)對6個步進電機的控制。
標簽： 并行口 步進電機 控制系統(tǒng)
上傳時間： 2013-07-15
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]本文介紹了如何利用CPLD(復雜可編程邏輯器件)與單片機的結(jié)合實現(xiàn)并行I／\r\nO(輸入／輸出)接口的擴展。該設計與用8255做并行I／O接口相比，與單片機軟件完全兼容，\r\n同時擁有速度快，功耗低，價格便宜，使用靈活等特點
標簽： CPLD 如何利用 單片機 并行
上傳時間： 2013-08-14
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一種基于FPGA 實現(xiàn)的全并行結(jié)構(gòu)FFT 設計方法，采用全并行加流水結(jié)構(gòu), 可在一個時鐘節(jié)拍內(nèi)完成32 點FFT 運算的功能, 設計最高運算速度可達11ns
標簽： FPGA FFT 并行 設計方法
上傳時間： 2013-08-16
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CRC校驗碼并行計算的FPGA實現(xiàn),PDF打開
標簽： FPGA CRC 校驗碼
上傳時間： 2013-08-18
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基于FPGA的快速并行FFT及其在空間太陽望遠鏡圖像鎖定系統(tǒng)中的應用
標簽： FPGA FFT 并行 圖像
上傳時間： 2013-08-28
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對于大型矩陣的乘積運算和高階方陣的求逆運算, 構(gòu)造了一種適用于多處理機系統(tǒng)的并行算法. 該方法能較大地節(jié)約計算機的工作單元, 提高計算速度和效率, 同時給出了具體的并行程序和計算結(jié)果.
標簽： 矩陣計算 并行算法
上傳時間： 2013-10-13
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