RSM1843 是四線電阻式觸摸屏控制芯片。電路是一個12bit 模數轉換器（ADC），內置 同步串行數據接口和驅動觸摸屏的低阻開關。基準電壓（Vref）變化范圍從1V 到+Vcc，相 應的輸入電壓范圍為0V 到Vref。電路提供了關斷模式，功耗可降低至0.5W。RSM1843 工 作電壓能低至2.7V，是電池供電設備的理想選擇，可適用于電阻式觸摸屏的PDA 等便攜設備。
上傳時間： 2013-11-19
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載波相移正弦脈寬調制（SPWM）技術是一種適用于大功率電力開關變換裝置的高性能開關調制策略，在有源電力濾波器中有良好的應用前景。本文介紹了如何利用高性能數字信號處理器TMS320F28335的片內外設事件管理器（EV）模塊產生三相SPWM波，給出了程序流程圖及關鍵程序源碼。該方法采用不對稱規則采樣算法，參數計算主要采用查表法，計算量小，實時性高。在工程實踐中表明，該方法既能滿足控制精度要求，又能滿足實時性要求，可以很好地控制逆變電源的輸出。
上傳時間： 2013-11-05
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介紹了一種基于FPGA的多軸控制器，控制器主要由ARM7（LPC2214）和FPGA（EP2C5T144C8）及其外圍電路組成，用于同時控制多路電機的運動。利用Verilog HDL 硬件描述語言在FPGA中實現了電機控制邏輯，主要包括脈沖控制信號產生、加減速控制、編碼器反饋信號的辨向和細分、絕對位移記錄、限位信號保護邏輯等。論文中給出了FPGA內部一些核心邏輯單元的實現，并利用Quartus Ⅱ、Modelsim SE軟件對關鍵邏輯及時序進行了仿真。實際使用表明該控制器可以很好控制多軸電機的運動，并且能夠實現高精度地位置控制。
上傳時間： 2014-12-28
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頻譜分析儀的主要工作原理 接收到的中頻模擬信號經過A/D轉換為14位的數字信 號，首先對數字信號進行數字下變頻（DDC），得到I路、Q路信號，然后根據控制信號對I路、Q路信號進行抽取濾波，使用CIC抽取濾波器完成，然后在分 別對I路、Q路信號分別進行低通濾波，濾波器采用FIR濾波器和半帶濾波器相結合的方式，然后對信號進行加窗、FFT（對頻譜進行分析時進行FFT運算， 對功率譜進行分析時不進行FFT運算）、I路和Q路平方求和、求平均。最后將輸出的數據送入到DSP中進行顯示與控制的后續處理。
上傳時間： 2013-10-19
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
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Arria V系列 FPGA芯片基本描述 （1）28nm FPGA，在成本、功耗和性能上達到均衡； （2）包括低功耗6G和10G串行收發器； （3）總功耗比6G Arria II FPGA低40%； （4）豐富的硬核IP模塊，提高了集成度 （5）目前市場上支持10.3125Gbps收發器技術、功耗最低的中端FPGA。
上傳時間： 2013-10-26
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100-Gb光傳送網（OTN）復用轉發器 a. 提供連續數據范圍在600 Mbps到14.1 Gbps之間的串行收發器，通過使用方便的部分重新配置功能支持多標準客戶側接口； b. 44個獨立發送時鐘域，提高了時鐘靈活性； c. 收發器集成電信號散射補償（EDC）功能，可直接驅動光模塊（SFP+、SFP、QSFP、CFP）； d. 支持下一代光接口的28-Gbps收發器； e. 替代外部壓控晶體振蕩器（VCXO）的高級fPLL。
上傳時間： 2013-11-19
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現場可編程門陣列（FPGA）與模數轉換器（ADC）數字數據輸出的接口是一項常見的工程設計挑戰。此外，ADC使用多種多樣的數字數據樣式和標準，使這項挑戰更加復雜。本資料將告訴您有關在高速數據轉換器實現方案中使用LVDS的應用訣竅和技巧。
上傳時間： 2013-10-09
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設計了一種基于FPGA純硬件方式實現方向濾波的指紋圖像增強算法。設計采用寄存器傳輸級（RTL）硬件描述語言（Verilog HDL），利用時分復用和流水線處理等技術，完成了方向濾波指紋圖像增強算法在FPGA上的實現。整個系統通過了Modelsim的仿真驗證并在Terasic公司的DE2平臺上完成了硬件測試。設計共消耗了3716個邏輯單元，最高處理速度可達92.93MHz。以50MHz頻率工作時，可在0.5s以內完成一幅256×256指紋圖像的增強處理。
上傳時間： 2013-10-12
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文中針對水下自主航行器提出了一種新型的基于捷聯慣導（SINS）和GPS的組合導航系統設計方案。該方案以捷聯慣導作為主系統，同時利用GPS重調捷聯慣導系統，建立了該組合導航系統的卡爾曼濾波模型，設計了輸出校正間接法的卡爾曼濾波算法和Sage-husa自適應卡爾曼濾波算法。仿真結果表明由于GPS位置和速度信息的引入，一定程度上克服了捷聯慣導系統誤差狀態發散現象，提高了導航精度。同時通過兩種算法的對比，Sage-husa自適應卡爾曼濾波算法則具有更高的濾波精度和穩定性，能夠更好的滿足長時間遠距離導航的要求。
標簽： Sage-husa AUV 自適應濾波算法 組合導航
上傳時間： 2013-10-11
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