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  • 摘要: 研究了蒙特卡羅仿真原理和仿真結果置信度 結合AWGN(加性白高斯噪聲) 信道特點,甄選出3 個合適的 參量,即誤碼個數、置信概率和仿真結果最大相對誤差 提出了AWGN 信道下仿真數據量選取的

    摘要: 研究了蒙特卡羅仿真原理和仿真結果置信度 結合AWGN(加性白高斯噪聲) 信道特點,甄選出3 個合適的 參量,即誤碼個數、置信概率和仿真結果最大相對誤差 提出了AWGN 信道下仿真數據量選取的一般性結論,即誤 碼個數正比于置信區間上分位點的平方、反比于最大相對誤差的平方. 仿真結果驗證了所提結論在AWGN 信道各 種信噪比下均有效 同時對于無線通信或移動通信的時變多徑衰落信道,如采用OFDM(正交頻分復用) 、分集、均 衡、交織等技術,能將信道改造為AWGN 信道,該結論依然有效. 關　鍵　詞: 加性白高斯噪聲 蒙特卡羅仿真 仿真數據量 置信概率

    標簽： AWGN 仿真 信道 蒙特卡羅仿真

    上傳時間： 2016-03-22

    上傳用戶：cylnpy

  • 基于FPGA的可測性設計方法研究

    現場可編程門陣列(FPGA)是一種現場可編程專用集成電路，它將門陣列的通用結構與現場可編程的特性結合于一體，如今，FPGA系列器件已成為最受歡迎的器件之一。隨著FPGA器件的廣泛應用，它在數字系統中的作用日益變得重要，它所要求的準確性也變得更高。因此，對FPGA器件的故障測試和故障診斷方法進行更全面的研究具有重要意義。隨著FPGA器件的迅速發展，FPGA的密度和復雜程度也越來越高，使大量的故障難以使用傳統方法進行測試，所以人們把視線轉向了可測性設計(DFT)問題。可測性設計的提出為解決測試問題開辟了新的有效途徑，而邊界掃描測試方法是其中一個重要的技術。 本文對FPGA的故障模型及其測試技術和邊界掃描測試的相關理論與方法進行了詳細的探討，給出了利用布爾矩陣理論建立的邊界掃描測試過程的數學描述和數學模型。論文中首先討論邊界掃描測試中的測試優化問題，總結解決兩類優化問題的現有算法，分別對它們的優缺點進行了對比，進而提出對兩種現有算法的改進思想，并且比較了改進前后優化算法的性能。另外，本文還對FPGA連線資源中基于邊界掃描測試技術的自適應完備診斷算法進行了深入研究。在研究過程中，本文基于自適應完備診斷的思想對原有自適應診斷算法的性能進行了分析，并將獨立測試集和測試矩陣的概念引入原有自適應診斷算法中，使改進后的優化算法能夠簡化原算法的實現過程，并實現完備診斷的目標。最后利用測試仿真模型證明了優化算法能夠更有效地實現完備診斷的目標，在緊湊性指標與測試復雜性方面比現在算法均有所改進，實現了算法的優化。

    標簽： FPGA 可測性設計 方法研究

    上傳時間： 2013-06-30

    上傳用戶：不挑食的老鼠

  • 高共模抑制比儀用放大電路方案

    本文針對傳統儀用放大電路的特點，介紹了一種高共模抑制比儀用放大電路，引入共模負反饋，大大提高了通用儀表放大器的共模抑制能力。

    標簽： 共模抑制比 儀用放大 電路 方案

    上傳時間： 2013-11-10

    上傳用戶：lingfei

  • 一種高電源抑制比的CMOS帶隙基準電壓源設計

    介紹一種基于CSMC0.5 μm工藝的低溫漂高電源抑制比帶隙基準電路。本文在原有Banba帶隙基準電路的基礎上，通過采用共源共柵電流鏡結構和引入負反饋環路的方法，大大提高了整體電路的電源抑制比。 Spectre仿真分析結果表明：在-40~100 ℃的溫度范圍內，輸出電壓擺動僅為1.7 mV，在低頻時達到100 dB以上的電源抑制比（PSRR），整個電路功耗僅僅只有30 μA。可以很好地應用在低功耗高電源抑制比的LDO芯片設計中。

    標簽： CMOS 高電源抑制 帶隙基準 電壓源

    上傳時間： 2013-10-27

    上傳用戶：thesk123

  • 高電源抑制比帶隙基準電路設計

    介紹一種高電源抑制比帶隙基準電路的設計與驗證

    標簽： 高電源抑制 帶隙基準 電路設計

    上傳時間： 2013-10-08

    上傳用戶：642778338

  • 一種高電源抑制比全工藝角低溫漂CMOS基準電壓源

    基于SMIC0.35 μm的CMOS工藝，設計了一種高電源抑制比，同時可在全工藝角下的得到低溫漂的帶隙基準電路。首先采用一個具有高電源抑制比的基準電壓，通過電壓放大器放大得到穩定的電壓，以提供給帶隙核心電路作為供電電源，從而提高了電源抑制比。另外，將電路中的關鍵電阻設置為可調電阻，從而可以改變正溫度電壓的系數，以適應不同工藝下負溫度系數的變化，最終得到在全工藝角下低溫漂的基準電壓。Cadence virtuoso仿真表明：在27 ℃下，10 Hz時電源抑制比（PSRR）-109 dB，10 kHz時（PSRR）達到-64 dB；在4 V電源電壓下，在-40～80 ℃范圍內的不同工藝角下，溫度系數均可達到5.6×10-6 V/℃以下。

    標簽： CMOS 高電源抑制 工藝 基準電壓源

    上傳時間： 2014-12-03

    上傳用戶：88mao

  • 一種高電源抑制比帶隙基準電壓源的設計

    摘要：采用共源共柵運算放大器作為驅動，設計了一種高電源抑制比和低溫度系數的帶隙基準電壓源電路，并在TSMC0.18Um CMOS工藝下，采用HSPICE進行了仿真.仿真結果表明：在-25耀115益溫度范圍內電路的溫漂系數為9.69伊10-6/益，電源抑制比達到-100dB，電源電壓在2.5耀4.5V之間時輸出電壓Vref的擺動為0.2mV，是一種有效的基準電壓實現方法.關鍵詞：帶隙基準電壓源；電源抑制比；溫度系數

    標簽： 高電源抑制 帶隙基準 電壓源

    上傳時間： 2013-11-19

    上傳用戶：王成林。

  • 比zip壓縮比率高的rar壓縮方法的解壓程序

    比zip壓縮比率高的rar壓縮方法的解壓程序

    標簽： zip 壓縮比 解壓

    上傳時間： 2013-12-09

    上傳用戶：清風冷雨

  • 這段代碼用嵌入式匯編寫成,md5最為核心的部分用匯編寫成,具有很高的運算速度,比C代碼快將近兩倍

    這段代碼用嵌入式匯編寫成,md5最為核心的部分用匯編寫成,具有很高的運算速度,比C代碼快將近兩倍

    標簽： 匯編 md 代碼 C代碼

    上傳時間： 2013-12-20

    上傳用戶：CHENKAI

  • C++ 庫 跨平臺 比標準庫效率高很多倍

    C++ 庫 跨平臺 比標準庫效率高很多倍

    標簽： 跨平臺 標準庫 效率

    上傳時間： 2014-01-18

    上傳用戶：nanxia

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