一篇關(guān)于使用cordic實(shí)現(xiàn)動(dòng)態(tài)配置以提高FPGA的整體性能的高效算法具體詳解，很實(shí)用哦
標(biāo)簽： cordic FPGA 動(dòng)態(tài)配置 性能
上傳時(shí)間： 2013-08-13
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FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能，臺(tái)灣人寫的，關(guān)于FPGA應(yīng)用的技術(shù)文章
標(biāo)簽： FPGA 嵌入式 系統(tǒng) 性能
上傳時(shí)間： 2013-08-20
上傳用戶：liuwei6419
實(shí)現(xiàn)一個(gè)用于CDMA2000系統(tǒng)的短幀交織器,計(jì)算比較了12*16,13*15,14*14三種交織形式的性能!
標(biāo)簽： CDMA 2000 14 12
上傳時(shí)間： 2013-08-22
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本文件是基于FPGA的QPSK調(diào)制解調(diào)性能仿真
標(biāo)簽： FPGA QPSK 調(diào)制解調(diào) 性能仿真
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文章介紹了石英晶體振蕩器的特點(diǎn)及性能參數(shù)，由于人工測(cè)量繁瑣，且容易出錯(cuò)等不足，提出了一種智能測(cè)量方法。該方法利用計(jì)算機(jī)控制技術(shù)，實(shí)現(xiàn)自動(dòng)測(cè)試石英晶體振蕩器的性能參數(shù)，并打印測(cè)試結(jié)果，減少了強(qiáng)度，提高了檢測(cè)效率。
標(biāo)簽： 石英晶體振蕩器 性能 參數(shù)測(cè)試 系統(tǒng)研究
上傳時(shí)間： 2013-11-22
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ADC需要FFT處理器來(lái)評(píng)估頻譜純度，DAC則不同，利用傳統(tǒng)的模擬頻譜分析儀就能直接 研究它所產(chǎn)生的模擬輸出。DAC評(píng)估的挑戰(zhàn)在于要產(chǎn)生從單音正弦波到復(fù)雜寬帶CDMA信 號(hào)的各種數(shù)字輸入。數(shù)字正弦波可以利用直接數(shù)字頻率合成技術(shù)來(lái)產(chǎn)生，但更復(fù)雜的數(shù)字 信號(hào)則需要利用更精密、更昂貴的字發(fā)生器來(lái)產(chǎn)生。 評(píng)估高速DAC時(shí)，最重要的交流性能指標(biāo)包括：建立時(shí)間、毛刺脈沖面積、失真、無(wú)雜散 動(dòng)態(tài)范圍(SFDR)和信噪比(SNR)。本文首先討論時(shí)域指標(biāo)，然后討論頻域指標(biāo)。
標(biāo)簽： 013 DAC MT 性能
上傳時(shí)間： 2013-10-27
上傳用戶：Vici
通過(guò)單個(gè)加速度計(jì)增強(qiáng)計(jì)步器的性能
標(biāo)簽： 加速度計(jì) 計(jì)步器 性能
上傳時(shí)間： 2013-10-17
上傳用戶：jcljkh
針對(duì)RC橋式低頻信號(hào)振蕩器的性能和應(yīng)用，對(duì)振蕩電路的基本結(jié)構(gòu)及性能指標(biāo)進(jìn)行探討，分別從選頻網(wǎng)絡(luò)、穩(wěn)幅環(huán)節(jié)及頻率可調(diào)三個(gè)方面對(duì)電路性能進(jìn)行改進(jìn)，并結(jié)合仿真軟件進(jìn)行驗(yàn)證，得出性能完善，頻率可在17 Hz~265.4 kHz之間連續(xù)可調(diào)的正弦波振蕩器。
標(biāo)簽： RC橋 振蕩電路 性能 仿真
上傳時(shí)間： 2013-11-23
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晶體管的結(jié)構(gòu)及性能
標(biāo)簽： 晶體管 性能
上傳時(shí)間： 2013-10-11
上傳用戶：dudu1210004
數(shù)字接收機(jī)輸入端的信噪比對(duì)其捕獲性能具有較大的影響，文中通過(guò)理論和大量實(shí)驗(yàn)反正分析了量化位數(shù)對(duì)導(dǎo)航信號(hào)相對(duì)捕獲峰值及信噪比的影響，并分析了在給定抗干擾指標(biāo)下衛(wèi)星導(dǎo)航抗干擾系統(tǒng)所需的最小及最多量化位數(shù)，為實(shí)現(xiàn)導(dǎo)航抗干擾系統(tǒng)時(shí)合理選擇量化位數(shù)提供了理論依據(jù)。
標(biāo)簽： 量化 抗干擾 性能影響
上傳時(shí)間： 2013-10-09
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