現(xiàn)場(chǎng)可編程門(mén)陣列FPGA具有性能好、規(guī)模大、可重復(fù)編程、開(kāi)發(fā)投資小等優(yōu)點(diǎn)，在現(xiàn)代電子產(chǎn)品中應(yīng)用得越來(lái)越廣泛。隨著微電子技術(shù)的高速發(fā)展，成本的不斷下降，F(xiàn)PGA正逐漸成為各種電子產(chǎn)品不可或缺的重要部件。 FPGA軟件復(fù)雜的設(shè)置和不同的算法、FPGA硬件多樣的結(jié)構(gòu)和豐富的功能、各個(gè)廠(chǎng)商互不兼容的軟硬件等差異，都不僅使如何挑選合適的軟硬件用于產(chǎn)品設(shè)計(jì)成為FPGA用戶(hù)棘手的問(wèn)題，而且使構(gòu)造一個(gè)精確合理的FPGA軟硬件性能的測(cè)試方法變得十分復(fù)雜。 基準(zhǔn)測(cè)試是用一個(gè)基準(zhǔn)設(shè)計(jì)集按照統(tǒng)一的測(cè)試規(guī)范評(píng)估和量化目標(biāo)系統(tǒng)的軟件或硬件性能，是目前計(jì)算機(jī)領(lǐng)域應(yīng)用最廣泛、最主要的性能測(cè)試技術(shù)。 通過(guò)分析影響FPGA軟硬件性能基準(zhǔn)測(cè)試的諸多因素，比如基準(zhǔn)設(shè)計(jì)的挑選、基準(zhǔn)設(shè)計(jì)的優(yōu)化，F(xiàn)PGA軟件的設(shè)置和約等，本文基于設(shè)計(jì)和硬件分類(lèi)、優(yōu)化策略分類(lèi)的基準(zhǔn)測(cè)試規(guī)范，提出了一組詳盡的度量指標(biāo)。 基準(zhǔn)測(cè)試的規(guī)范如下，首先根據(jù)測(cè)試目的配置測(cè)試環(huán)境、挑選基準(zhǔn)設(shè)計(jì)和硬件分類(lèi)，針對(duì)不同的FPGA軟硬件優(yōu)化基準(zhǔn)設(shè)計(jì)，然后按照速度優(yōu)先最少優(yōu)化、速度優(yōu)先最大優(yōu)化、資源和功耗優(yōu)先最少優(yōu)化、資源和功耗優(yōu)先最大優(yōu)化四種優(yōu)化策略分別編譯基準(zhǔn)設(shè)計(jì)，并收集延時(shí)、成本、功耗和編譯時(shí)間這四種性能數(shù)據(jù)，最后使用速度優(yōu)先最少優(yōu)化下的性能集、速度優(yōu)先最少優(yōu)化性能集、資源和功耗優(yōu)先最少優(yōu)化下的性能集、資源和功耗優(yōu)先最大優(yōu)化下的性能集、速度優(yōu)先最少和最大優(yōu)化之間性能集的差、速度優(yōu)先最少優(yōu)化下性能集的比較等十個(gè)度量指標(biāo)量化性能，生成測(cè)試報(bào)告。 最后，本基準(zhǔn)測(cè)試規(guī)范被應(yīng)用于評(píng)估和比較Altera和Xilinx兩廠(chǎng)商軟硬件在低成本領(lǐng)域帶處理器應(yīng)用方面的性能。
標(biāo)簽： FPGA 軟硬件 性能 基準(zhǔn)測(cè)試
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：zhangyi99104144
現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)器件是能通過(guò)對(duì)其進(jìn)行編程實(shí)現(xiàn)具有用戶(hù)規(guī)定功能的電路，特別適合集成電路的新品開(kāi)發(fā)和小批量ASIC電路的生產(chǎn)。近幾年來(lái)，F(xiàn)PGA的發(fā)展非常迅速，但目前國(guó)內(nèi)廠(chǎng)商所使用的FPGA芯片主要還是從國(guó)外進(jìn)口，這種狀況除了給生產(chǎn)廠(chǎng)家?guī)?lái)很大的成本壓力以外，同時(shí)也影響到國(guó)家信息產(chǎn)業(yè)的保密和安全問(wèn)題，因此在國(guó)內(nèi)自主研發(fā)FPGA便成為一種必然的趨勢(shì)。 基于上述現(xiàn)實(shí)狀況及國(guó)內(nèi)市場(chǎng)的巨大需求，中國(guó)電子科技集團(tuán)公司第58研究所近年來(lái)對(duì)FPGA進(jìn)行了專(zhuān)項(xiàng)研究，本論文正是作為58所專(zhuān)項(xiàng)的一部分研究工作的總結(jié)。本文深入研究了FPGA的相關(guān)設(shè)計(jì)技術(shù)，并進(jìn)行了實(shí)際的FPGA器件設(shè)計(jì)，研究工作的重點(diǎn)是在華潤(rùn)上華(CSMC)0.5μm標(biāo)準(zhǔn)CMOS工藝基礎(chǔ)上進(jìn)行具有6000有效門(mén)的FPGA的電路設(shè)計(jì)與仿真。 論文首先闡述了可編程邏輯器件的基本結(jié)構(gòu)，就可編程邏輯器件的發(fā)展過(guò)程及其器件分類(lèi)，對(duì)可編程只讀存儲(chǔ)器、現(xiàn)場(chǎng)可編程邏輯陣列、可編程陣列邏輯、通用邏輯陣列和復(fù)雜PLD等的基本結(jié)構(gòu)特點(diǎn)進(jìn)行了討論。接著討論了FPGA的基本結(jié)構(gòu)與分類(lèi)及它的編程技術(shù)，另外還闡述了FPGA的集成度和速率等相關(guān)問(wèn)題。并根據(jù)實(shí)際指標(biāo)要求確定本文研究目標(biāo)FPGA的基本結(jié)構(gòu)和它的編程技術(shù)，在華潤(rùn)上華0.5μm標(biāo)準(zhǔn)CMOS工藝的基礎(chǔ)上，進(jìn)行一款FPGA芯片的設(shè)計(jì)研究工作。進(jìn)行了可編程邏輯單元的基本結(jié)構(gòu)的設(shè)計(jì)，并用CMOS邏輯和NMOS傳輸管邏輯實(shí)現(xiàn)了函數(shù)發(fā)生器、快速進(jìn)位鏈和觸發(fā)器的電路設(shè)計(jì)，并對(duì)其進(jìn)行了仿真，達(dá)到了預(yù)期的目標(biāo)。
標(biāo)簽： FPGA 芯片 電路設(shè)計(jì)
上傳時(shí)間： 2013-07-18
上傳用戶(hù)：zaizaibang
偏振模色散(PMD)是限制光通信系統(tǒng)向高速率和大容量擴(kuò)展的主要障礙，尤其是160Gb/s光傳輸系統(tǒng)中，由PMD引起的脈沖畸變現(xiàn)象更加嚴(yán)重。為了克服PMD帶來(lái)的危害，國(guó)內(nèi)外已經(jīng)開(kāi)始了對(duì)PMD補(bǔ)償?shù)难芯俊５悄壳暗难a(bǔ)償系統(tǒng)復(fù)雜、成本高且補(bǔ)償效果不理想，因此采用前向糾錯(cuò)(FEC)和偏振擾偏器配合抑制PMD的方法，可以實(shí)現(xiàn)低成本的PMD補(bǔ)償。 在實(shí)驗(yàn)中將擾偏器連入光時(shí)分復(fù)用系統(tǒng)，通過(guò)觀(guān)察其工作前后的脈沖波形，發(fā)現(xiàn)擾偏器的應(yīng)用改善了系統(tǒng)的性能。隨著系統(tǒng)速率的提高，對(duì)擾偏器速率的要求也隨之提高，目前市場(chǎng)上擾偏器的速率無(wú)法滿(mǎn)足160Gb/s光傳輸系統(tǒng)要求。通過(guò)對(duì)偏振擾偏器原理的分析，決定采用高速控制電路驅(qū)動(dòng)偏振控制器的方法來(lái)實(shí)現(xiàn)高速擾偏器的設(shè)計(jì)。擾偏器采用鈮酸鋰偏振控制器，其響應(yīng)時(shí)間小于100ns，是目前偏振控制器能夠達(dá)到的最高速率，但是將其用于160Gb/s高速光通信系統(tǒng)擾偏時(shí)，這個(gè)速率仍然偏低，因此，提出采用多段鈮酸鋰晶體并行擾偏的方法，彌補(bǔ)鈮酸鋰偏振控制器速率低的問(wèn)題。通過(guò)對(duì)幾種處理器的分析和比較，選擇DSP+FPGA作為控制端，DSP芯片用于產(chǎn)生隨機(jī)數(shù)據(jù)，F(xiàn)PGA芯片具有豐富的I/O引腳，工作頻率高，可以實(shí)現(xiàn)大量數(shù)據(jù)的快速并行輸出。這樣的方案可以充分發(fā)揮DSP和FPGA各自的優(yōu)勢(shì)。另外對(duì)數(shù)模轉(zhuǎn)換芯片也要求響應(yīng)速度快，本論文以FPGA為核心，完成了FPGA與其它芯片的接口電路設(shè)計(jì)。在QuartusⅡ集成環(huán)境中進(jìn)行FPGA的開(kāi)發(fā)，使用VHDL語(yǔ)言和原理圖輸入法進(jìn)行電路設(shè)計(jì)。 本文設(shè)計(jì)的偏振擾偏器在高速控制電路的驅(qū)動(dòng)下，可以實(shí)現(xiàn)大量的數(shù)據(jù)處理，采用多段鈮酸鋰晶體并行工作的方法，可以提高偏振擾偏器的速率。利用本方案制作的擾偏器具有高擾偏速率，適合應(yīng)用于160Gb/s光通信系統(tǒng)中進(jìn)行PMD補(bǔ)償。
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：suxuan110425
近年來(lái),隨著微電子技術(shù)的高速發(fā)展,數(shù)字圖像壓縮編碼技術(shù)的逐漸成熟,實(shí)時(shí)圖象處理在多媒體、HDTV、圖像通信等領(lǐng)域有著越來(lái)越廣泛的應(yīng)用,圖像壓縮/解壓的IC芯片也已成為多媒體技術(shù)的核心,實(shí)現(xiàn)這些算法芯片的研究成為信息產(chǎn)業(yè)的新熱點(diǎn).該文基于FPGA設(shè)計(jì)了JPEG圖像壓縮編解碼芯片,通過(guò)改進(jìn)算法優(yōu)化結(jié)構(gòu),在合理地利用硬件資源的條件下,有效地挖掘出算法內(nèi)在的并行性.在JPEG編碼器設(shè)計(jì)中,改進(jìn)了JEONG的DCT變換算法,采用流水線(xiàn)優(yōu)化算法解決時(shí)間并行性問(wèn)題,提高了DCT/IDCT模塊的運(yùn)算速度;設(shè)計(jì)了基于查找表結(jié)構(gòu)的定點(diǎn)乘法器,便于在設(shè)計(jì)中共享乘法單元,以適應(yīng)流水線(xiàn)設(shè)計(jì)的要求;依據(jù)Huffman編碼表的規(guī)律性,采用并行查找表結(jié)構(gòu),用較少的存儲(chǔ)單元完成Huffman編解碼的運(yùn)算,同時(shí)也提高了編解碼速度.在JPEG解碼器設(shè)計(jì)中,根據(jù)Huffman碼字本身的特點(diǎn)和JPEG標(biāo)準(zhǔn),設(shè)計(jì)了一種Huffman碼字分組結(jié)構(gòu),基于該結(jié)構(gòu)提出分組Huffman查找表及地址編碼的設(shè)計(jì)方法,進(jìn)而完成了新的快速Huffman解碼算法及其模塊設(shè)計(jì).整個(gè)設(shè)計(jì)及其各個(gè)模塊都在ALTERA公司的EDA工具QUARTUSII平臺(tái)上進(jìn)行了邏輯綜合及功能和時(shí)序仿真.綜合和仿真結(jié)果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達(dá)到了較高的工作頻率,在速度和資源利用率方面均達(dá)到了較優(yōu)的狀態(tài),可滿(mǎn)足實(shí)時(shí)JPEG圖像編解碼的要求.在邏輯設(shè)計(jì)的基礎(chǔ)上,該設(shè)計(jì)可以進(jìn)一步作硬件仿真和實(shí)驗(yàn),將源代碼燒錄進(jìn)FPGA芯片,作為獨(dú)立器件或有自主知識(shí)產(chǎn)權(quán)的JPEG IP模塊,應(yīng)用于可視電話(huà)、手機(jī)和會(huì)議電視等低成本JPEG編解碼系統(tǒng)的實(shí)現(xiàn).
標(biāo)簽： FPGA JPEG 編解碼 芯片設(shè)計(jì)
上傳時(shí)間： 2013-05-31
上傳用戶(hù)：yuying4000
自90年代以來(lái)，LED顯示屏的設(shè)計(jì)制造和應(yīng)用水平得到日益提高，LED顯示屏經(jīng)歷了從單色、雙色圖文顯示屏，到圖像顯示屏，一直到今天的全彩色視頻顯示屏的發(fā)展過(guò)程。在此發(fā)展過(guò)程中，無(wú)論在器件的性能(超高亮度LED顯示屏及藍(lán)色發(fā)光二極管等)和系統(tǒng)組成(計(jì)算機(jī)化的全動(dòng)態(tài)顯示系統(tǒng))等方面都取得了長(zhǎng)足的進(jìn)步。 LED顯示屏相比與其它的平板顯示器，有其獨(dú)特的優(yōu)越性，比如：可靠性高、使用壽命長(zhǎng)、環(huán)境適應(yīng)能力強(qiáng)、性?xún)r(jià)比高且成本低等特點(diǎn)，且隨著全彩屏顯示技術(shù)的日益完善，使得LED顯示屏在許多場(chǎng)合得到廣泛的應(yīng)用。 本文詳細(xì)介紹了利用DVI接口作為視頻LED顯示屏數(shù)據(jù)源，利用查表的方法實(shí)現(xiàn)伽瑪矯正的實(shí)現(xiàn)方案和實(shí)現(xiàn)4096級(jí)灰度的LED視頻顯示屏控制系統(tǒng)的設(shè)計(jì)原理。通過(guò)對(duì)等長(zhǎng)時(shí)間實(shí)現(xiàn)4096級(jí)灰度方案的分析，得到此方案在系統(tǒng)速度和顯示屏的亮度上存在的局限，提出采用變長(zhǎng)時(shí)間和消影時(shí)間相結(jié)合的方案實(shí)現(xiàn)4096級(jí)灰度的方案及實(shí)現(xiàn)，這是在提高硬件成本以獲得成本，速度和亮度的折中。在此基礎(chǔ)上，提出了用脈沖打散輸出的方法改善LED顯示屏顯示效果，并探討了低幀頻無(wú)閃爍LED全彩屏的實(shí)現(xiàn)方法；對(duì)一些可以提高LED顯示屏系統(tǒng)技術(shù)的新技術(shù)展開(kāi)討論，為今后的動(dòng)態(tài)全彩色LED顯示屏具體實(shí)現(xiàn)打下堅(jiān)實(shí)的理論基礎(chǔ)。
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：793212294
MPEG-4是目前非常流行的視頻壓縮標(biāo)準(zhǔn),基于MPEG-4的視頻處理系統(tǒng)有兩種體系結(jié)構(gòu):可編程結(jié)構(gòu)和專(zhuān)用結(jié)構(gòu).可編程結(jié)構(gòu)靈活,適用范圍廣,易于升級(jí),但電路復(fù)雜,電路功耗大.專(zhuān)用視頻編解碼器結(jié)構(gòu)硬件開(kāi)銷(xiāo)小,處理速度高.該文主要研究專(zhuān)用的MPEG-4視頻編解碼芯片設(shè)計(jì)方法.目前市場(chǎng)上MPEG-4視頻編解碼芯片主要是Simple Profile級(jí)別的,而我們?cè)O(shè)計(jì)的芯片要實(shí)現(xiàn)Advanced Simple Profile級(jí)別.該文采用了一種基于大規(guī)模FPGA的軟硬件相結(jié)的芯片設(shè)計(jì)方案,我們?cè)O(shè)計(jì)了基于FPGA的MPEG-4芯片設(shè)計(jì)開(kāi)發(fā)平臺(tái),完成算法的硬件仿真與測(cè)試.論文圍繞基于FPGA的MPEG-4芯片開(kāi)發(fā)系統(tǒng)設(shè)計(jì),分為兩個(gè)部分.第一部分介紹了目前國(guó)內(nèi)外實(shí)現(xiàn)MPEG-4視頻處理系統(tǒng)的主要方法和應(yīng)用,概述了國(guó)際上MPEG-4視頻編解碼芯片設(shè)計(jì)的一般方法及其發(fā)展趨勢(shì),詳細(xì)描述了我們的基于FPGA的MPEG-4編解碼芯片開(kāi)發(fā)系統(tǒng)的結(jié)構(gòu).第二部分重點(diǎn)講述了基于FPGA的MPEG-4芯片開(kāi)發(fā)系統(tǒng)各個(gè)電路模塊的設(shè)計(jì),包括電源模塊、FPGA配置模塊、時(shí)鐘生成模塊、視頻輸入/輸出模塊、RS232串口模塊、以太網(wǎng)接口模塊、USB接口模塊等.同時(shí)也介紹了I
標(biāo)簽： MPEG4 FPGA 編解碼芯片 開(kāi)發(fā)系統(tǒng)
上傳時(shí)間： 2013-06-15
上傳用戶(hù)：it男一枚
隨著半導(dǎo)體技術(shù)與數(shù)字集成電路(微處理器、存貯器以及標(biāo)準(zhǔn)邏輯門(mén)電路等)技術(shù)的迅速發(fā)展，特別是隨著計(jì)算機(jī)技術(shù)的發(fā)展，在工業(yè)生產(chǎn)和科學(xué)技術(shù)研究的各行各業(yè)中，人們利用PC機(jī)的強(qiáng)大處理功能代替?zhèn)鹘y(tǒng)儀器的某些部件，開(kāi)發(fā)出各種測(cè)量?jī)x器(虛擬儀器)，傳統(tǒng)儀器的數(shù)字邏輯部分多是采用分立集成電路(IC)組成，分立IC愈多，給系統(tǒng)的電路設(shè)計(jì)、調(diào)試及維護(hù)帶來(lái)諸多不便。而隨著EDA技術(shù)的飛速發(fā)展，大規(guī)模可編程邏輯芯片CPLD / FPGA應(yīng)運(yùn)而生。這類(lèi)芯片可以替代幾十甚至上百塊通用IC芯片，而且，因其可用硬件描述語(yǔ)言進(jìn)行芯片設(shè)計(jì)、支持在線(xiàn)編程和在系統(tǒng)編程等優(yōu)點(diǎn)而備受青睞。本課題主要是用FPGA實(shí)現(xiàn)一個(gè)驗(yàn)證平臺(tái)。用于SOC及IPCore的驗(yàn)證。用FPGA系統(tǒng)驗(yàn)證板實(shí)現(xiàn)在實(shí)際硬件環(huán)境中的驗(yàn)證可以彌補(bǔ)ASIC 設(shè)計(jì)流程中仿真的不足, 通過(guò)該驗(yàn)證也可以加快ASIC設(shè)計(jì)且降低由于邏輯問(wèn)題所造成ASIC 開(kāi)發(fā)中的成本損耗。本文首先介紹了EDA技術(shù)的發(fā)展，然后介紹了FPGA，SOC,和IPCore的一些基本概念，分析了FPGA在現(xiàn)代集成電路設(shè)計(jì)領(lǐng)域的一些應(yīng)用。最后，具體設(shè)計(jì)了一塊用設(shè)計(jì)驗(yàn)證的開(kāi)發(fā)板，并討論了其設(shè)計(jì)結(jié)構(gòu)，流程及驗(yàn)證方法。
上傳時(shí)間： 2013-05-16
上傳用戶(hù)：bakdesec
隨著電信數(shù)據(jù)傳輸對(duì)速率和帶寬的要求變得越來(lái)越迫切,原有建成的網(wǎng)絡(luò)是基于話(huà)音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長(zhǎng),無(wú)法滿(mǎn)足特定客戶(hù)對(duì)高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個(gè)單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個(gè)或者多個(gè)低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計(jì)方案,使用四個(gè)E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線(xiàn)路間最大相對(duì)延遲64ms,通過(guò)鏈路容量調(diào)整機(jī)制,可以動(dòng)態(tài)添加或刪除某條E1鏈路,實(shí)現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實(shí)現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿(mǎn)足客戶(hù)的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實(shí)現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線(xiàn)路循環(huán)與幀間插相結(jié)合的方法,A路插滿(mǎn)一幀(30時(shí)隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類(lèi)推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線(xiàn)路延遲判斷,FIFO和SDRAM實(shí)現(xiàn)多路數(shù)據(jù)的對(duì)齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個(gè)數(shù)字電路采用Verilog硬件描述語(yǔ)言設(shè)計(jì),通過(guò)前仿真和后仿真的驗(yàn)證.以30萬(wàn)門(mén)的FPGA器件作為硬件實(shí)現(xiàn),經(jīng)過(guò)綜合和布線(xiàn),特別是寫(xiě)約束和增量布線(xiàn)手動(dòng)調(diào)整電路的布局,降低關(guān)鍵路徑延時(shí),最終滿(mǎn)足設(shè)計(jì)要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計(jì)
上傳時(shí)間： 2013-07-16
上傳用戶(hù)：asdkin
大規(guī)模可編程邏輯器件CPLD和FPGA是當(dāng)今應(yīng)用最廣泛的兩類(lèi)可編程專(zhuān)用集成電路(ASIC),電子設(shè)計(jì)工程師用它可以在辦公室或?qū)嶒?yàn)室里設(shè)計(jì)出所需的專(zhuān)用集成電路,從而大大縮短了產(chǎn)品上市時(shí)間,降低了開(kāi)發(fā)成本.此外,可編程邏輯器件還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)系統(tǒng)重構(gòu)的特性,使得硬件的功能可以象軟件一樣通過(guò)編程來(lái)修改,這樣就極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性.該設(shè)計(jì)完成了在一片可編程邏輯器件上開(kāi)發(fā)簡(jiǎn)易計(jì)算機(jī)的設(shè)計(jì)任務(wù),將單片機(jī)與單片機(jī)外圍電路集成化,能夠輸入指令、執(zhí)行指令、輸出結(jié)果,具有在電子系統(tǒng)中應(yīng)用的普遍意義,另外,也可以用于計(jì)算機(jī)組成原理的教學(xué)試驗(yàn).該文第一章簡(jiǎn)要介紹了可編程ASIC和EDA技術(shù)的歷史、現(xiàn)狀、未來(lái)并對(duì)本課題作了簡(jiǎn)要陳述.第二章在芯片設(shè)計(jì)的兩種輸入法即原理圖輸入法和HDL輸入法之間做出比較,決定選用HDL輸入法.第三章描述了具體的設(shè)計(jì)過(guò)程和設(shè)計(jì)手段,首先將簡(jiǎn)易計(jì)算機(jī)劃分為運(yùn)算器、CPU控制器、存儲(chǔ)器、鍵盤(pán)接口和顯示接口以及系統(tǒng)控制器,然后再往下分為下層子模塊.輸入法的語(yǔ)言使用的是Verilog HDL,鑒于篇幅所限,源代碼部分不在論文之中.第四章對(duì)設(shè)計(jì)的綜合與實(shí)現(xiàn)做了總結(jié),給出了時(shí)序仿真波形圖.該文針對(duì)FPGA和RISC這兩大課題,對(duì)RISC在FPGA上的實(shí)現(xiàn)進(jìn)行了初淺的探索與嘗試.從計(jì)算機(jī)體系結(jié)構(gòu)入手,剖析了精簡(jiǎn)指令集計(jì)算機(jī)的原理,通過(guò)該設(shè)計(jì)的實(shí)踐對(duì)ASIC和EDA的設(shè)計(jì)潛力有了更進(jìn)一步的領(lǐng)悟.
標(biāo)簽： FPGA 指令集 計(jì)算機(jī)
上傳時(shí)間： 2013-05-21
上傳用戶(hù)：hewenzhi
本文將EDA技術(shù)與傳統(tǒng)的控制理論相結(jié)合,研制了一種全新的基于FPGA技術(shù)之上的PID和模糊控制器,并加以?xún)?yōu)化后應(yīng)用于FESTO液位控制系統(tǒng)上.該控制器基于PLD組成的系統(tǒng),很自然地避開(kāi)CPU的程序跑飛、死循環(huán)、復(fù)位不可靠等缺點(diǎn),最大程度的提高設(shè)計(jì)效率和系統(tǒng)的可靠性;同時(shí)相對(duì)于傳統(tǒng)的硬件控制器而言,它的高集成度所需較少外圍電路,降低設(shè)計(jì)成本,為控制器地實(shí)現(xiàn)提供了一種新方案.此外,本文的模糊控制器對(duì)傳統(tǒng)規(guī)則表進(jìn)行改進(jìn),在被控量接近穩(wěn)態(tài)值時(shí)規(guī)則表部分自適應(yīng)于具體的期望值,消除了穩(wěn)態(tài)值附近的震蕩,大大提高了系統(tǒng)的穩(wěn)定性.
上傳時(shí)間： 2013-06-21
上傳用戶(hù)：my867513184
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
