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拉斯維加

  • AES加、解密算法的FPGA優化設計

    2000年10月2日,美國國家標準與技術研究所宣布采用Rijndael算法作為高級加密標準,并于2002年5月26日正式生效,AES算法將在今后很長一段時間內,在信息安全中扮演重要角色。因此,對AES算法實現的研究就成為了國內外的熱點,會在信息安全領域得到廣泛的應用。用FPGA實現AES算法具有快速、靈活、開發周期短等優點。 本論文就是針對AES加、解密算法在同一片FPGA中的優化實現問題,在深入分析了AES算法的整體結構、基本變換以及加、解密流程的基礎上,對AES算法的加、解密系統的FPGA優化設計進行了研究。主要內容為: 1.確定了實現方案以及關鍵技術,在比較了常用的結構后,采用了適合高速并行實現AES加、解密算法的結構——內外混合的流水線結構,并給出了總體的設計框圖。由于流水線結構不適用于反饋模式,為了達到較高的運算速度,該系統使用的是電碼本模式(ECB)的工作方式; 2.對各個子模塊的設計分別予以詳細分析,結合算法本身和FPGA的特點,采用查表法優化處理了字節代換運算,列混合運算和密鑰擴展運算。同時,考慮到應用環境的不同,本設計支持數據分組為128比特,密鑰長度為128比特、192比特以及256比特三種模式下的AES算法加、解密過程。完成了AES加、解密算法在同一片FPGA中實現的這個系統的優化設計; 3.利用QLJARTUSII開發工具進行代碼的編寫工作和綜合編譯工作,在 MODELSIM中進行仿真并給出仿真結果,給出了各個模塊和整個設計的仿真測試結果; 4.和其他類似的設計做了橫向對比,得出結論:本設計在保證了速度的基礎上實現了資源和速度的均衡,在性能上具有較大的優勢。

    標簽: FPGA AES 解密 算法

    上傳時間: 2013-05-25

    上傳用戶:wcl168881111111

  • 基于FPGA的星圖采集及預處理算法實現

    本文的目的就是研究如何應用FPGA這種大規模的可編程邏輯器件實現CCD(Charge Coupled Device,電荷耦合器件)數字圖像的實時采集及預處理。基于對實時圖像處理系統的研究與設計,本文主要研究工作及成果如下: 1.本論文詳細的介紹了圖像采集卡的結構和基本工作原理。同時,針對高分辨率的CCD攝像機,探討了有關點目標與CCD像元一一對應的圖像采集及其硬件和軟件設計方法。 2.本文分析了星圖中弱小目標、噪聲以及背景的特點,給出了點目標的場景圖像的數學模型及復雜背景下點目標檢測的預處理方法。針對星圖灰度分布的特點,采用高斯低通濾波算法和高通濾波算法對星圖進行預處理,同時還對圖像掃描聚類算法進行了研究與分析。 3.數字信號處理器常常因為在復雜性、運算速度等方面的限制,難以實時的實現復雜的檢測算法。本文采用FPGA技術,實現了復雜背景下弱點目標的預處理算法,解決了計算、數據緩沖和存儲操作協調一致的問題,同時采用并行高密度加法器和流水線的工作方式,使整個系統的數據交換和處理速度得以很大的提高,合理的解決了資源和速度之間的相互制約問題,并在實際中取得滿意的結果。

    標簽: FPGA 采集 預處理算法

    上傳時間: 2013-07-03

    上傳用戶:wang5829

  • 創維6D78機芯電源和主板電路圖.pdf

    該電路圖用與創維29T60HT彩電維修作參考。

    標簽: 6D78 創維 主板電路圖

    上傳時間: 2013-08-05

    上傳用戶:@小小羊

  • 基于ARM的三維雕刻機控制系統設計

    雕刻機的數控系統是三維雕刻機的控制核心,其控制系統的性能直接關系著三維雕刻機的加工質量和加工效率,對雕刻機的性價比有著重要的影響。本論文在對三維雕刻機系統的結構和功能進行分析的基礎上,提出了一個以.ARM微處理器和CPLD器件構建硬件平臺、基于μC/OS-Ⅱ為嵌入式控制系統的解決方案,充分利用ARM微處理器的高速運算能力與CPLD的高速并行運算能力,大大減少了系統的外圍接口器件,有效的降低系統成本。 此方案中選用Philips公司的基于ARM7內核的LPC2214處理器作為主控芯片。對于系統的輸入/輸出的邏輯控制通過CPLD來實現,該芯片選用Atlera公司的EPM7128SLC84,作為處理器的外圍器件。同時對整個系統的硬件開發作了詳細說明:電源、SRAM、FLASH等芯片選型及設計;液晶顯示模塊及鍵盤的應用設計;電機的輸入輸出電路設計等。 軟件部分包括Boot Loader、RTOS、應用程序的設計等。其中,Rot Loader支持系統Boot、程序下載到RAM中執行和燒寫到Flash存儲器等功能;RTOS包括操作系統的移植、任務管理、任務間的通信等,應用程序的設計包括設備驅動程序、液晶顯示、鍵盤操作、電機控制等。同時用VB6.0開發了PC機下載控制界面,并對液晶模塊和電機進行調試。

    標簽: ARM 雕刻機 控制系統設計

    上傳時間: 2013-06-06

    上傳用戶:smthxt

  • 用FPGA實現帶硬件浮點運算器的8051

    8051系列是至今為止最成功的單片機之一,在FPGA平臺上研究帶硬件浮點運算器的8051是對其在SoC及專用化的方向上的一次邁進。文章首先介紹了8051的基本架構,包括硬件模塊、指令系統、內存分配以及基本外設。然后講解了在設計8051時如何劃分模塊,每個模塊的功能與設計,同時也介紹了如何設計流水線來加速8051的處理速度。對于浮點運算器,文章介紹了IEEE浮點數的表示方法,包括各種特殊值的表示方法以及作用。在探討浮點運算器設計的時候首先是給出了模塊的劃分及其實現的功能,然后以生動的實例介紹了加減乘除四種浮點運算的算法。在介紹完8051與浮點運算器設計以后,文章介紹了如何將浮點運算器集成到8051上,包括硬件上的數據線接口和控制線接口,以及軟件中如何運用硬件浮點運算器。最后文章給出了此設計在ModelSim上的仿真結果以及在CyclonelIFPGA芯片上的驗證過程,可以清楚地看到,與KeilC51軟件庫的浮點運算相比,加法運算從186個時鐘周期減少到4個時鐘周期,減法運算從200個時鐘周期減少到4個時鐘周期,乘法運算從241個時鐘周期減少到4個時鐘周期,而除法則由原來的¨lO個時鐘周期減少到4個時鐘周期,可見硬件浮點運算器使8051在運算能力上有了質的提高。 筆者也在“Google”和“百度”搜索引擎上,以及“維普數據論文網’’上搜索過,都沒有發現有類似的設計,帶硬件浮點運算器的8051可謂是一次創新,希望在實際應用中能有用武之地。

    標簽: FPGA 8051 硬件 浮點運算器

    上傳時間: 2013-04-24

    上傳用戶:13081287919

  • 基于FPGA的卷積編碼和維特比譯碼

    在數字通信中,采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段,并發揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下,卷積碼的性能優于分組碼。 卷積碼的譯碼方法主要有代數譯碼和概率譯碼。代數譯碼是基于碼的代數結構;而概率譯碼不僅基于碼的代數結構,還利用了信道的統計特性,能充分發揮卷積碼的特點,使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的,對于概率譯碼最初的序列譯碼,隨著譯碼約束長度的增加,其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化,對不太長的約束長度,維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時,Viterbi譯碼算法效率很高,速度很快,譯碼器也較簡單。 目前,卷積碼在數傳系統,尤其是在衛星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現方案進行了研究。同時,將交織和解交織技術應用于編碼和解碼的過程中。 首先,簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理,并對硬判決譯碼和軟判決譯碼方法進行了比較。其次,討論了交織和解交織技術及其在糾錯碼中的應用。然后,介紹了FPGA硬件資源和軟件開發環境Quartus Ⅱ,包括數字系統的設計方法和設計規則。再有,對基于FPGA的維特比譯碼器各個模塊和相應算法實現、優化進行了研究。最后,在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真,并根據仿真結果分析了維特比譯碼器的性能。 分析結果表明,系統的誤碼率達到了設計要求,從而驗證了譯碼器設計的可靠性,所設計基于FPGA的并行Viterbi譯碼器適用于高速數據傳輸的場合。

    標簽: FPGA 卷積 編碼 譯碼

    上傳時間: 2013-04-24

    上傳用戶:zhenyushaw

  • 一種基于OpenCV的三維重建實現方案

    基于OpenCV的三維重建論文,對于想學習OpenCV,并想進行三維重建開發的朋友有用

    標簽: OpenCV 三維重建 實現方案

    上傳時間: 2013-07-11

    上傳用戶:czl10052678

  • matlab三維重建程序

    基于Matlab的三維重建程序,世界頂級三維重建大師的代碼

    標簽: matlab 三維重建 程序

    上傳時間: 2013-05-27

    上傳用戶:04121298

  • 創維CTV-8259KNK電路圖

    創維CTV-8259KNK圖紙,創維CTV-8259KNK原理圖,創維CTV-8259KNK電路圖。

    標簽: 8259 CTV KNK 創維

    上傳時間: 2013-08-06

    上傳用戶:sjyy1001

  • 三維圖形幾何管線的算法

    近年來,計算機圖形學應用越來越廣泛,尤其是三維(3D)繪圖。3D繪圖使用3D模型和各種影像處理產生具有三維空間真實感的影像,應用于虛擬真實情況以及多媒體的產品上,且多半是使用低成本的實時3D計算機繪圖技術為基礎。在初期3D圖形學剛起步時,由于圖形簡單,因此可以利用CPU來運算,但隨著圖形學技術的發展,所要繪制的圖形越來越復雜,這時如果單純依賴CPU來處理,不能達到實時的要求,因此需要專門的硬件來加速圖形處理,GPU(圖形處理單元)因此出現了。不過由于3D圖形加速硬件的復雜性和短壽命,這極大地提高了對硬件開發環境的需要。為了更好的對設計進行更改和測試,不能僅僅用專門定制的方法來設計,需要其他的方:硬件描述語言(HDL)和FPGA。 隨著計算機繪圖規模的需要,借助輔助硬件資源,來提高圖形處理單元(GPU)處理速度的需求越來越普遍。自從15年前現場可編程門陣列(FPGA)開始出現以來,其在可編程硬件領域所起的作用越來越大。它們在速度、體積和速度方面都有了很大的提高。這意味著FPGA在以前只能使用專用硬件的場合越來越重要。其中一個應用領域就是3D圖形渲染,在這個研究領域里人們正在利用具有可編程性能的FPGA來幫助改進圖形處理單元(GPU)的性能。 能夠在廉價、可動態重新配置的FPGA上實現復雜算法來輔助硬件設計。本文的設計就是通過在FPGA上實現3維圖形幾何處理管線部分功能來提高圖形處理速度。具體實現中使用硬件描述語言(Verilog HDL)進行邏輯設計,并發現問題解決問題。 本文主要特色如下: 1.針對幾何變換換子系統,提出一種硬件實現方案,該方案能對基本的幾何變換如:平移、縮放、旋轉和投影進行操作。首先構造出總體變換矩陣,隨后進行矩陣乘法運算,再進行投影變換,最后輸出變換座標。提出一種脈動陣列結構,用于兩個矩陣的乘法運算。找到一種快捷的方法來實現矩陣相乘,將能大大提高系統的效率。 2.對于3D圖形裁剪,文中描述了一種裁剪引擎,它能夠處理3D圖形中的裁剪、透視除法以及視口映射的功能。硬件實現的難度取決于裁剪算法的復雜程度。我們在Sutherland-Hodgman裁剪算法的基礎上提出一種新的裁剪算法,該算法通過去除冗余頂點以提高處理速度,同時利用編碼來判斷線段可見性的方法使得硬件實現變得很容易。 3.最后,我們在FPGA上實現了幾何變換以及三維裁剪,并與C語言的模擬結果對比發現結果正確,且三維裁剪能夠以3M個三角形/s的速度運行,滿足了圖形流水中的實時性要求。

    標簽: 三維圖形 幾何 算法

    上傳時間: 2013-04-24

    上傳用戶:yerik

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