CPLD在交流電機(jī)控制系統(tǒng)中的測(cè)速應(yīng)用，里面有一段程序，希望有幫助
標(biāo)簽： CPLD 交流電機(jī) 控制系統(tǒng) 測(cè)速
上傳時(shí)間： 2013-08-28
上傳用戶：270189020
此代碼是我們?cè)趩纹瑱C(jī)來控制CPLD記數(shù),然后讀出并轉(zhuǎn)換數(shù)據(jù),精度很高,在我們學(xué)校的電子設(shè)計(jì)大賽上還獲的了二等獎(jiǎng)
標(biāo)簽： CPLD 電子設(shè)計(jì)大賽 用單片機(jī) 控制
上傳時(shí)間： 2013-08-29
上傳用戶：chengxin
自己課程設(shè)計(jì)寫的程序，用FPGA控制ADC0809的轉(zhuǎn)換時(shí)序來完成模/數(shù)轉(zhuǎn)換，然后將轉(zhuǎn)換完的數(shù)字信號(hào)傳遞給0832
標(biāo)簽： FPGA 0809 ADC 轉(zhuǎn)換
上傳時(shí)間： 2013-08-30
上傳用戶：小寶愛考拉
節(jié)點(diǎn)是網(wǎng)絡(luò)系統(tǒng)的基本控制單元，論文提出了一種基于CPLD和多處理器結(jié)構(gòu)的控制網(wǎng)絡(luò)節(jié)點(diǎn)設(shè)計(jì)方案，它能夠提高單節(jié)點(diǎn)并行處理能力，其模塊化結(jié)構(gòu)增強(qiáng)了節(jié)點(diǎn)的可靠性。
標(biāo)簽： CPLD 多處理器 控制網(wǎng)絡(luò) 節(jié)點(diǎn)設(shè)計(jì)
上傳時(shí)間： 2013-08-31
上傳用戶：shanxiliuxu
采用Verilog語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來
標(biāo)簽： Verilog FPGA 語言 控制
上傳時(shí)間： 2013-09-01
上傳用戶：喵米米米
用CPLD控制曼徹斯特編解碼器，很詳細(xì)的文字說明。
標(biāo)簽： CPLD 控制 曼徹斯特 編解碼器
上傳用戶：xiaodu1124
關(guān)于用CPLD和FPGA做插補(bǔ)算法的內(nèi)容,對(duì)于想用FPGA做控制的朋友是個(gè)好的借鑒!
標(biāo)簽： FPGA CPLD 插補(bǔ)算法 控制
上傳時(shí)間： 2013-09-02
上傳用戶：taox
控制面板程序設(shè)計(jì)－在控制面板上加一個(gè)測(cè)試組件
標(biāo)簽： 控制 面板 程序設(shè)計(jì) 測(cè)試
上傳時(shí)間： 2013-09-03
上傳用戶：cuibaigao
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個(gè)模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。\r\n
標(biāo)簽： VHDL 寄存器 數(shù)控振蕩器 加法器
上傳時(shí)間： 2013-09-04
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這是一段控制1394芯片的cpld的verilog程序,可以參考,在實(shí)際項(xiàng)目中已經(jīng)采用.
標(biāo)簽： verilog 1394 cpld 控制
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