ecc 算法實(shí)現(xiàn)和糾錯(cuò) 1。nand_trans_result函數(shù)是實(shí)現(xiàn)ecc的行校驗(yàn) 2。nand_calculate_ecc函數(shù)是實(shí)現(xiàn)ecc的列校驗(yàn) 3。nand_correct_data函數(shù)實(shí)現(xiàn)1bit糾錯(cuò)
標(biāo)簽： ecc nand_calculate_ecc nand_trans_result nand_correct_data
上傳時(shí)間： 2016-01-06
上傳用戶(hù)：二驅(qū)蚊器
與 奇數(shù)魔術(shù)方陣 相同，在於求各行、各列與各對(duì)角線(xiàn)的和相等，而這次方陣的維度是4的倍數(shù)。
標(biāo)簽：
上傳時(shí)間： 2013-12-18
上傳用戶(hù)：shus521
利用最大排序法進(jìn)行數(shù)字的排序，將一串?dāng)?shù)列依照大小進(jìn)行排列! 每次比對(duì)下一個(gè)數(shù)字最大的放至前面 依序做回圈之後 就出現(xiàn)結(jié)果
標(biāo)簽： 排序
上傳時(shí)間： 2013-12-06
上傳用戶(hù)：lz4v4
AVR ATmega48 SPI最簡(jiǎn)單測(cè)試碼！ 透過(guò)spi_data[x]陣列寫(xiě)入想要傳送的資料， 而x則是控制傳送第x筆數(shù)，而接腳輸出則在PortB的預(yù)設(shè)接腳內(nèi)，只要修改spi_data就可以透過(guò)示波器看到SPI的信號(hào)了！
標(biāo)簽： spi_data ATmega AVR SPI
上傳時(shí)間： 2014-06-09
上傳用戶(hù)：jcljkh
L4_1.m: SVD轉(zhuǎn)換(程式) L4_2.m: 影像轉(zhuǎn)換的能量集中能力(程式) L4_3a.m: 小波轉(zhuǎn)換之多重解析架構(gòu)(程式) L4_3b.m: 小波轉(zhuǎn)換係數(shù)與影像的方向性(程式) energy.m: 能量集中(函式) L4_1.bmp: 影像檔 L4_2.bmp: 影像檔 L4_3b.bmp: 影像檔 woman.mat: Matlab的矩陣變數(shù)檔
上傳時(shí)間： 2013-11-28
上傳用戶(hù)：koulian
EWB經(jīng)典實(shí)用列子，基于單片機(jī)的經(jīng)典應(yīng)用。
標(biāo)簽： EWB
上傳時(shí)間： 2013-06-22
上傳用戶(hù)：wsm555
直接數(shù)據(jù)頻率合成器(DDS)因能產(chǎn)生頻率捷變且殘留相位噪聲性能卓越而著稱(chēng)。另外，多數(shù)用戶(hù)都很清楚DDS輸出頻譜中存在的雜散噪聲，比如相位截?cái)嚯s散以及與相位-幅度轉(zhuǎn)換過(guò)程相關(guān)的雜散等。此類(lèi)雜散是實(shí)際DDS設(shè)計(jì)中的有限相位和幅度分辨率造成的結(jié)果。
標(biāo)簽： 雜散噪聲
上傳時(shí)間： 2013-11-18
上傳用戶(hù)：shfanqiwei
PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線(xiàn)路；多層板之上、下兩層線(xiàn)路及內(nèi)層走線(xiàn)皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱(chēng)為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線(xiàn)13. Grid : 佈線(xiàn)時(shí)的走線(xiàn)格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠(chǎng)ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠(chǎng)商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
上傳用戶(hù)：pei5
電容器的寄生作用與雜散電容.pdf
上傳時(shí)間： 2014-04-18
上傳用戶(hù)：longlong12345678
數(shù)字電子技朮
標(biāo)簽：
上傳時(shí)間： 2013-10-09
上傳用戶(hù)：1101055045
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