文中在不增加量化位數的情況下,討論了運用補償矩陣來提高雙信號動態范圍的方法。仿真表明,該方法能有效提高雙信號動態范圍。
標簽： 比特 數字接收 機中 補償
上傳時間： 2013-10-21
上傳用戶：tdyoung
該設計采用了軟件無線電思想,用高速A/D+FPGA+PCI結構作為硬件平臺,提高了系統的靈活性和可靠性。最后給出實際的測試結果,證明該方案具有較高的工程價值。
標簽： 中頻 數字接收機 工程實現
上傳時間： 2014-01-25
上傳用戶：familiarsmile
在軟件無線電數字接收機中，從AD前端采集過來的數字信號頻率高達72 MHz，如此高的頻率使得后端DSP不能直接完成相關的數字信號處理任務。因此合理的設計基于FPGA的DDC，以降低數字信號頻率，方便后端DSP實時完成相關的數字信號處理任務就顯得尤為重要。在很多數字信號處理系統中，數字信號頻率是非常高的，而后端數字信號處理器件幾乎不能滿足系統的實時性要求，此時通過合理的設計DDC就可以解決上述問題。
標簽： FPGA DDC 仿真
上傳時間： 2013-11-20
上傳用戶：520
對射頻設計者來說，高速的信號處理器加上高性能的數模/模數轉換器的進步，使得將更高的中頻數字化成為可能。從而進一步減少了射頻（RF）部分，并且在整體上提高了射頻（RF）部分的性能。圖1-1是一個現代無線數字接收機的功能模塊框圖。這里，射頻的模擬部分被限制在信號前端，而幾乎全部的基帶和中頻（IF）處理都是數字實現的。詳細介紹在射頻（RF）和中頻（IF）中所應用到的現代方法，這本書的其它章節將進一步介紹數字信號處理和傳輸數據的解碼
標簽： 射頻設計
上傳時間： 2017-06-09
上傳用戶：youke111
關于寬帶信號I/Q幅相一致性校正，可用于數字接收機等，
標簽： 寬帶信號 校正
上傳時間： 2014-01-11
上傳用戶：pompey
本論文基于直接擴頻通信的理論設計了一種全數字的中頻接收機，使用Xilinx公司的FPGA芯片xc3s400作為接收機的主芯片，實現中頻數字信號的下變頻，基帶解調，PN碼的捕獲及跟蹤環路的設計并給出了它們的具體設計步驟及RTL級邏輯電路圖。本文對于數字下變頻器的設計、數字抑制載波恢復環的設計進行了詳細的論述，還使用Matlab中的Simulink對本接收機系統所要使用的全數字Costas環進行了功能仿真并給出了仿真結果。 本文使用高速模數轉換器AD9601對中頻模擬信號進行采樣，最后再用高速數模轉換器AD9740還原出原始信息，并給出了它們與核心芯片xc3s400的接口設計方法及原理電路圖。
標簽： FPGA 全數字 中頻接收機
上傳時間： 2013-07-30
上傳用戶：weiwolkt
本文以電子不停車收費系統課題為背景，設計并實現了基于FPGA的π/4-DOPSK全數字中頻發射機和接收機。π/4-DQPSK廣泛應用于移動通信和衛星通信中，具有頻帶利用率高、頻譜特性好、抗衰落性能強的特點。 近年來現場可編程門陣列(FPGA)器件在芯片邏輯規模和處理速度等方面性能的迅速提高，用硬件編程實現無線功能的軟件無線電技術在理論和實用化上都趨于成熟和完善，因此可以把數字調制，數字上/下變頻，數字解調在同一塊FPGA上實現，即實現了中頻發射機和接收機一體化的片上可編程系統(SOPC，System On Programmabie Chip)。 本文首先根據指標要求對數字收發機方案進行設計，確定了適合不停車收費系統的全數字發射機和接收機的結構，接著根據π/4-DQPSK發射機和接收機的理論，設計并實現了基于FPGA的成形濾波器SRRC、半帶濾波器HB和定時算法并給出性能分析，最后給出硬件測試平臺上結果和測試結果分析。
標簽： 4DQPSK FPGA 全數字
上傳時間： 2013-06-23
上傳用戶：chuckbassboy
標簽： DQPSK FPGA 全數字 中頻
上傳時間： 2013-07-18
上傳用戶：saharawalker
數字信道化接收機具有監視頻段寬、靈敏度高、動態范圍大和能夠處理多個同時到達信號等優點，是當今雷達偵察接收機的主要研究方向。在數字信道化偵察接收系統中，從輸出中頻信號到變換至基帶信號的信號預處理部分主要有兩...
標簽： 寬帶 偵察接收機 數字信道化
上傳時間： 2013-06-16
上傳用戶：碉堡1234
隨著軟件無線電在中頻領域的廣泛應用，采用數字信號處理技術設計了基于FPGA全數字中頻跟蹤接收機并應用于遙感衛星天線接收系統中。給出了詳細的理論說明和體統組成。該接收機結構簡單，成本低，調試方便。在測試和實際應用中，該跟蹤接收機輸入信號的動態范圍大，AGC和誤差電壓精度等指標較模擬接收機都有顯著的提高。
標簽： 全數字 接收機
上傳時間： 2013-11-01
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