基于ＦＰＧＡ的數字存儲示波器，用ＶＨＤＬ實現的，壓縮包里是Quartus工程。AD采樣送進FPGA，存入SRAM后用DA在普通示波器上可以顯示。
標簽： 數字存儲示波器
上傳時間： 2013-12-22
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測試技術專輯 134冊 1.93G泰克TDS3000系列數字熒光示波器 用戶手冊 222頁 26.6M.PDF
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上傳時間： 2014-05-05
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手把手的教你數字存儲示波器制作（硬件+源代碼+裝配說明等）
上傳時間： 2021-10-31
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32位數字存儲示波器原理圖 V3.0
標簽： 數字存儲 示波器
上傳時間： 2021-11-21
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軟件無線電（Software Defined Radio）是無線通信系統收發信機的發展方向，它使得通信系統的設計者可以將主要精力集中到收發機的數字處理上，而不必過多關注電路實現。在進行數字處理時，常用的方案包括現場可編程門陣列（FPGA）、數字信號處理器（DSP）和專用集成電路（ASIC）。FPGA以其相對較低的功耗和相對較低廉的成本，成為許多通信系統的首先方案。正是在這樣的前提下，本課題結合軟件無線電技術，研究并實現基于FPGA的數字收發信機。 @@ 本論文主要研究了發射機和接收機的結構和相關的硬件實現問題。首先，從理論上對發射機和接收機結構進行研究，找到收發信機設計中關鍵問題。其次，在理論上有深刻認識的基礎上，以FPGA為手段，將反饋控制算法、反饋補償算法和前饋補償算法落實到硬件電路上。同步一直是數字通信系統中的關鍵問題，它也是本文的研究重點。本文在研究了已有各種同步方法的基礎上，設計了一種新的同步方法和相應的接收機結構，并以硬件電路將其實現。最后，針對所設計的硬件系統，本文還進行了充分的硬件系統測試。硬件測試的各項數據結果表明系統設計方案是可行的，基本實現了數字中頻收發機系統的設計要求。 @@ 本文中發射機系統是以Altera公司EP2C70F672C6為硬件平臺，接收機系統以Altera公司EP2S180F1020C3為硬件平臺。收發系統均是在Ouartus Ⅱ 8．0環境下，通過編寫Verilog HDL代碼和調用Altera IP core加以實現。在將設計方案落實到硬件電路實現之前，各種算法均使用MATLAB進行原理仿真，并在MATLAB仿真得到正確結果的基礎上，使用Quartus Ⅱ 8．0中的功能仿真工具和時序仿真工具進行了前仿真和后仿真。所有仿真結果無誤后，可下載至硬件平臺進行調試，通過Quartus Ⅱ 8．0中集成的SignalTap邏輯分析儀，可以實時觀察電路中各點信號的變化情況，并結合示波器和頻譜儀，得到硬件測試結果。 @@關鍵詞：SDR；數字收發機；FPGA；載波同步；符號同步
標簽： FPGA 數字中頻 收發信機
上傳時間： 2013-04-24
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示波器是調試電路的一個重要工具，其性能的優劣直接影響電路測試數據的準確度。在電路參數的分析過程中，除了示波器的帶寬、采樣率和存儲深度外，一個更重要的指標就是波形捕獲率，該指標直接關系到示波器能否捕獲到偶發的錯...
標簽： FPGA 數字存儲示波器
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隨著電子通信以及教學事業的發展，示波器的應用越來越廣泛，它在教學中所起到的作用越來越重要，示波器可以測量信號的幅度，頻率以及波形等等，但是高精度的示波器非常昂貴，對于非盈利事業的教學組織來說無疑不合適，所以提出了一種以單片機為控制核心的簡易示波器設計方案。它由前向控制部分，數據采集和存儲部分，51單片機控制部分以及按鍵和MS12864R顯示部分組成。
上傳時間： 2013-10-31
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數字與模擬電路設計技巧IC與LSI的功能大幅提升使得高壓電路與電力電路除外，幾乎所有的電路都是由半導體組件所構成，雖然半導體組件高速、高頻化時會有EMI的困擾，不過為了充分發揮半導體組件應有的性能，電路板設計與封裝技術仍具有決定性的影響。 模擬與數字技術的融合由于IC與LSI半導體本身的高速化，同時為了使機器達到正常動作的目的，因此技術上的跨越競爭越來越激烈。雖然構成系統的電路未必有clock設計，但是毫無疑問的是系統的可靠度是建立在電子組件的選用、封裝技術、電路設計與成本，以及如何防止噪訊的產生與噪訊外漏等綜合考慮。機器小型化、高速化、多功能化使得低頻/高頻、大功率信號/小功率信號、高輸出阻抗/低輸出阻抗、大電流/小電流、模擬/數字電路，經常出現在同一個高封裝密度電路板，設計者身處如此的環境必需面對前所未有的設計思維挑戰，例如高穩定性電路與吵雜(noisy)性電路為鄰時，如果未將噪訊入侵高穩定性電路的對策視為設計重點，事后反復的設計變更往往成為無解的夢魘。模擬電路與高速數字電路混合設計也是如此，假設微小模擬信號增幅后再將full scale 5V的模擬信號，利用10bit A/D轉換器轉換成數字信號，由于分割幅寬祇有4.9mV，因此要正確讀取該電壓level并非易事，結果造成10bit以上的A/D轉換器面臨無法順利運作的窘境。另一典型實例是使用示波器量測某數字電路基板兩點相隔10cm的ground電位，理論上ground電位應該是零，然而實際上卻可觀測到4.9mV數倍甚至數十倍的脈沖噪訊(pulse noise)，如果該電位差是由模擬與數字混合電路的grand所造成的話，要測得4.9 mV的信號根本是不可能的事情，也就是說為了使模擬與數字混合電路順利動作，必需在封裝與電路設計有相對的對策，尤其是數字電路switching時，ground vance noise不會入侵analogue ground的防護對策，同時還需充分檢討各電路產生的電流回路(route)與電流大小，依此結果排除各種可能的干擾因素。以上介紹的實例都是設計模擬與數字混合電路時經常遇到的瓶頸，如果是設計12bit以上A/D轉換器時，它的困難度會更加復雜。
標簽： 數字 模擬電路 設計技巧
上傳時間： 2013-11-16
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UCD30xx 系列數字電源控制器包括UCD3040、UCD3020 以及UCD3028，主要應用在交直變換（AC/DC）電源和隔離的直直變換（DC/DC）電源上。數字電源和模擬電源原理是一樣的，但數字電源所使用的值都是數字量，是模擬量離散化后的值，所以不可避免的精度會有所損失。觀察UCD30xx 數字脈寬調制（DPWM）的下降沿，會發現在電源穩態運行時DPWM 下降沿有抖動現象（此時示波器用上升沿觸發）；而根據環路帶寬的不同，DPWM下降沿抖動范圍也會不一樣，帶寬高抖動就大，帶寬低抖動就小。對于大多數應用，這沒有任何問題，但如果帶寬要求很高，那么抖動范圍就會比較大，嚴重時會引起變壓器噪聲超標。本文主要介紹如何利用外加模擬零極點的方法，在不降低系統帶寬的同時降低DPWM抖動范圍。
標簽： DPWM UCD 30 xx
上傳時間： 2013-11-14
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以ＦＰＧＡ為數字邏輯平臺，借助繼電器矩陣和多路模擬開關，以ＡＤＳ１２１１為核心，在單片機控制下，聯合實現手持式虛擬／智能存儲示波表中數字多用表功能，實驗表明該設計是行之有效的。文中介紹了數字多用表的系統結構，重點討論了其測量電路和智能控制方案。 Abstract: Ｔｈｅ ｄｉｇｉｔａｌ ｍｕｌｔｉｍｅｔｅｒ ｉｎ ｖｉｒｔｕａｌ／ｉｎｔｅｌｌｅｃｔ ｄｉｇｉｔａｌ－ｏｓｃｉｌｌｏｒｇａｐｈ ｗａｓ ｆｕｌｆｉｌｌｅｄ, ｗｈｉｃｈ ｗａｓ ｃｏｎｔｒｏｌｌｅｄ ｂｙ ｓｉｎｇｌｅｃｈｉｐ ｃｏｍｐｕｔｅｒ ｂｙ ｒｅｌａｙ ｍａｔｒｉｘ ａｎｄ ａｎａｌｏｇｕｅ ｓｗｉｔｃｈｅｓ,ｉｎ ｗｈｉｃｈ ＦＰＧＡ ｗａｓ ｕｓｅｄ ｆｏｒ ｄｉｇｉｔａｌ ｌｏｇｉｃａｌ ｐｌｏｔ-ｆｏｒｍ, ＡＤＳ１２１１ ｆｏｒ ｋｅｒｎｅｌ ｃｈｉｐ, ｔｈｅ ｅｘｐｅｒｉｍｅｎｔ ｓｈｏｗｅｄ ｔｈｅ ｄｅｓｉｇｎ ｗａｓ ｆｅａｓｉｂｌｅ, ｔｈｅ ｓｙｓｔｅｍ ｓｔｒｕｃｔｉｏｎ ｗａｓ ｐｒｅｓｅｎｔ-ｅｄ ｉｎ ｔｈｅ ｐａｐｅｒ, ｍｅａｓｕｒｅ ｃｉｒｃｕｉｔ ａｎｄ ｉｎｔｅｌｌｅｃｔ ｃｏｎｔｒｏｌ ｐｌａｎ ｏｆ ｄｉｇｉｔａｌ ｍｕｌｔｉｍｅｔｅｒ ｗｅｒｅ ｍａｉｎｌｙ ｇｉｖｅｎ．
標簽： 1121 ADS 單片機 示波器
上傳時間： 2013-11-02
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